半导体存储装置制造方法及图纸

一种半导体存储装置包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接。所述联接线中的每一条包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器。所述联接线沿着所述第一方向从相应焊盘的两侧布线。

【技术实现步骤摘要】
半导体存储装置
各个实施方式总体上涉及半导体存储装置。
技术介绍
半导体存储装置不断趋向高集成度、高容量和小型化。具体地，已经尝试了各种努力来实现较小尺寸的高容量半导体存储装置。
技术实现思路
在一个实施方式中，一种半导体存储装置可包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接。所述联接线中的每一条可包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器。所述联接线可沿着所述第一方向从相应焊盘的两侧布线。在一个实施方式中，一种半导体存储装置可包括：第一子存储单元阵列和第二子存储单元阵列，所述第一子存储单元阵列和所述第二子存储单元阵列沿着第一方向彼此相邻地设置；第一子行解码器，所述第一子行解码器设置在所述第一子存储单元阵列与所述第二子存储单元阵列之间；以及联接线，所述联接线设置在所述第一子存储单元阵列和所述第二子存储单元阵列以及所述第一子行解码器上。所述联接线中的每一条可包括沿着第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及联接在所述第一导线与所述第二导线之间并且通过第一接触插塞联接至所述第一子行解码器的焊盘。所述联接线中的每一条可沿着所述第一方向从对应焊盘的两侧布线并且电联接至所述第一子存储单元阵列和所述第二子存储单元阵列。在一个实施方式中，一种半导体存储装置可包括：多条联接线，所述多条联接线各自包括沿着第一方向设置的第一导线、与所述第一导线平行地设置的第二导线以及焊盘。所述联接线中的每一条联接线的焊盘可包括：四边形框架型结构体，所述四边形框架型结构体联接在所述第一导线与所述第二导线之间；以及内部线图案，所述内部线图案沿着所述第一方向设置在由所述四边形框架型结构体包围的内部区域中。附图说明图1是例示根据本专利技术的实施方式的半导体存储装置的框图。图2是例示图1所示的存储块中的一个的等效电路图。图3是示意性地例示图1所示的存储单元阵列的平面图。图4是沿着图3的线A-A'截取的截面图。图5是说明根据本专利技术的实施方式的行解码器和存储单元阵列的联接关系的图。图6是例示根据本专利技术的实施方式的半导体存储装置的联接线的一部分的平面图。图7是例示图6所示的联接线中的一条的平面图。图8A、图8B和图8C是例示联接线的各种示例性形状的平面图。图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A是例示用于形成根据本专利技术的实施方式的半导体存储装置的联接线的工序的各个步骤的平面图。图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B是沿着图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A的线B-B截取的截面图。图9C是例示在图9A所示的单位掩模图案当中的彼此相邻地设置的示例性的两个单位掩模图案的平面图。图17是示意性地例示包括根据本专利技术的实施方式的半导体存储装置的存储系统的框图。图18是示意性地例示包括根据本专利技术的实施方式的半导体存储装置的计算系统的框图。具体实施方式在下文中，将参照附图通过实施方式的各种示例来描述半导体存储装置。图1是例示根据本专利技术的实施方式的半导体存储装置的框图。参照图1，根据实施方式的半导体存储装置可包括存储单元阵列1、行解码器2和页缓冲器3。存储单元阵列1可包括多个存储单元以及与所述存储单元电联接的多条字线和多条位线BL。存储单元阵列1可包括多个存储块BLK1至BLKn。下面将参照图2至图4来描述存储单元阵列1。行解码器2可通过联接线LWL电联接至存储单元阵列1的字线。行解码器2可基于地址信息来选择存储单元阵列1的存储块BLK1至BLKn中的任何一个。行解码器2还可基于地址信息从被选存储块的字线中选择任何一条。行解码器2可将来自电压发生器(未示出)的操作电压(例如，编程电压(Vpgm)、通过电压(Vpass)和读取电压(Vread))传送到被选存储块的字线和选择线。具体地，可将高电平的操作电压提供给被选存储块的字线。为了传送高电压，行解码器2可包括由高压晶体管构造的传输晶体管。页缓冲器3可电联接至存储单元阵列1的位线BL。页缓冲器3可根据操作模式临时地存储要存储在存储单元中的数据或者感测存储在存储单元中的数据。页缓冲器3可在编程操作模式下作为写入驱动器电路操作，并且在读取操作模式下作为感测放大器电路操作。图2是例示包括在图1的存储单元阵列1中的存储块BLK1至BLKn当中的一个存储块BLK1的电路图。由于存储块BLK1至BLKn按照彼此相同的方式配置，所以将仅对第一存储块BLK1进行描述。参照图2，存储块BLK1可包括多条位线BL、公共源线CSL以及设置在位线BL与公共源线CSL之间的多个单元串CSTR。位线BL可在第二方向SD上延伸，并且沿着第一方向FD以规则的第一间隔间隔开。第二方向SD可以是与第一方向FD垂直的方向。多个单元串CSTR可并联联接至位线BL中的每一条。单元串CSTR可共同联接至公共源线CSL。单元串CSTR可各自在垂直方向VD上延伸，并且可沿着第一方向FD以第一间隔间隔开并且沿着第二方向SD以第二间隔间隔开。第一间隔和第二间隔可以相同或不同。因此，多个单元串CSTR可设置在多条位线BL与公共源线CSL之间。例如，如图2所示，可在四条位线BL(即，每条位线三个单元串)与公共源线CSL之间设置十二个单元串CSTR。单元串CSTR中的每一个可包括联接至公共源线CSL的源极选择晶体管SST、联接至位线BL中的对应一个的漏极选择晶体管DST以及联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储单元MC。源极选择晶体管SST、存储单元MC和漏极选择晶体管DST可串联联接。源极选择线SSL、多条字线WL1至WL8和漏极选择线DSL可设置在公共源线CSL与位线BL之间。源极选择线SSL可联接至源极选择晶体管SST的栅极，而字线WL1至WL8可联接至对应存储单元MC的栅极。漏极选择线DSL可联接至相应的漏极选择晶体管DST的栅极。图3是示意性地例示图1所示的存储单元阵列1的平面图，并且图4是沿着图3的线A-A'截取的截面图。参照图3和图4，存储单元阵列1可在物理上划分为沿着第一方向FD间隔开的第一子存储单元阵列1A和第二子存储单元阵列1B。通过将存储单元阵列1布置在两个子存储单元阵列1A和1B中，可减小字线的长度。当字线的长度减小时，字线的电阻降低。因此，可通过抑制由于字线中的RC延迟而引起的编程速度的下降来提高编程速度。第一子存储单元阵列1A和第二子存储单元阵列1B可按照相同的方式配置。第一子存储单元阵列1A和第二子存储单元阵列1B中的每一个可包括堆叠在基板10上的多条选通线20。基板10可包含诸如以硅(Si)、锗(Ge)或硅-锗(SiGe)为例的任何合适的半导体材料。优选地，基板10可包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。虽然未示出，但是可在基板10中形成阱区域。阱区域可包括掺杂有P型杂质的P型阱。本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，该半导体存储装置包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接，其中，所述联接线中的每一条包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器，其中，所述联接线沿着所述第一方向从相应焊盘的两侧布线。

【技术特征摘要】
2017.03.20 KR 10-2017-00344211.一种半导体存储装置，该半导体存储装置包括：存储单元阵列和行解码器，所述存储单元阵列和所述行解码器沿着第一方向设置在基板上；以及多条联接线，所述多条联接线用于将所述存储单元阵列和所述行解码器电联接，其中，所述联接线中的每一条包括：第一导线，所述第一导线沿着所述第一方向设置；第二导线，所述第二导线与所述第一导线平行地设置；以及焊盘，所述焊盘联接在所述第一导线与所述第二导线之间，并且通过接触插塞电联接至所述存储单元阵列或所述行解码器，其中，所述联接线沿着所述第一方向从相应焊盘的两侧布线。2.根据权利要求1所述的半导体存储装置，其中，所述第一导线和所述第二导线从所述焊盘起沿着相反的方向延伸。3.根据权利要求1所述的半导体存储装置，其中，所述联接线被设置为使得所述相应焊盘在与所述第一方向垂直的第二方向上不与相邻联接线的焊盘交叠。4.根据权利要求3所述的半导体存储装置，其中，所述联接线中的每一条联接线的焊盘沿着所述第二方向与所述相邻联接线的第一导线或第二导线交叠。5.根据权利要求3所述的半导体存储装置，其中，所述联接线的所述焊盘沿着相对于所述第一方向和所述第二方向倾斜的方向设置。6.根据权利要求5所述的半导体存储装置，其中，所述联接线包括沿着所述第二方向依次设置的n条联接线，其中，n为等于或大于3的自然数，并且其中，所述联接线当中的第(k-1)联接线的第二导线被设置在与第(k+1)联接线的第一导线相同的行上，其中，k是等于或大于n-2的自然数。7.根据权利要求1所述的半导体存储装置，其中，所述联接线中的每一条联接线的焊盘包括：四边形框架型结构体，所述四边形框架型结构体联接在所述第一导线与所述第二导线之间；以及内部线图案，所述内部线图案沿着所述第一方向设置在由所述四边形框架型结构体包围的内部区域中。8.根据权利要求7所述的半导体存储装置，其中，所述四边形框架型结构体包括：第一线图案，所述第一线图案沿着所述第一方向从所述第一导线的端部延伸，并且具有与所述第一导线基本上相同的宽度；第二线图案，所述第二线图案沿着所述第一方向从所述第二导线的端部延伸，并且具有与所述第二导线基本上相同的宽度；第三线图案，所述第三线图案沿着与所述第一方向垂直的第二方向从所述第一线图案的端部向所述第二线图案延伸；以及第四线图案，所述第四线图案沿着所述第二方向从所述第二线图案的端部向所述第一线图案延伸。9.根据权利要求8所述的半导体存储装置，其中，所述第一线图案与所述内部线图案之间在所述第二方向上的间隔和所述第二线图案与所述内部线图案之间在所述第二方向上的间隔与所述联接线之间的间隔相同。10.根据权利要求1所述的半导体存储装置，其中，所述焊盘具有矩形结构。11.根据权利要求1所述的半导体存储装置，其中，所述第一导线和所述第二导线中的至少一条从所述焊盘的两侧延伸，并且所述第一导线和所述第二导线在与所述第一方向垂直的第二方向上至少部分地交叠。12.根据权利要求11所述的半导体存储装置，其中，所述联接线中的每一条还包括第三导线，所述第三导线与所述第一导线和所述第二导线平行地设置在沿着所述第二方向交叠的所述第一导线与所述第二导线之间，并且其中，所述第一导线与所述第三导线之间在...

【专利技术属性】
技术研发人员：金定焕，金镇浩，成象铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR