可决定将被更新的字线的存储器元件制造技术

一种半导体存储器元件包含一地址产生电路、一地址处理电路和一更新控制电路。该地址产生电路根据一行地址产生一第一中间地址。该第一中间地址包含一第一字线地址和一第一识别码以指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线。该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线。该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址来更新该第二字线。

【技术实现步骤摘要】
可决定将被更新的字线的存储器元件
本专利技术关于一种存储器元件，该存储器元件具有监测存储器行由于邻近行启动而被干扰的影响，并据以决定将被更新的存储器行。
技术介绍
在易失性存储器中的存储器单元需要周期性地更新以维持储存于其中的数据的完整度。然而，随着存储器的运作速度的增加，存储器行会更频繁地启动。由于邻近行频繁地启动，连接于一行(row)或字线(wordline)的一存储器单元的数据可能会消失，进而带来数据存取的错误。因此，在高速数据存取的环境中，有必要提出一存储器控制机制以保持数据的完整度。
技术实现思路
根据本专利技术一实施例的一种半导体元件，包含多条正常字线、多条冗余字线、一地址产生电路、一地址处理电路和一更新控制电路。该地址产生电路用以根据一行地址产生一第一中间地址，其中该第一中间地址包含一第一字线地址和一第一识别码，该第一识别码指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线。该地址处理电路耦接于该地址产生电路。该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线，其中该第二中间地址包含一第二字线地址和一第二识别码，该第二字线地址指示该第二字线，而该第二识别码指示该第二字线为一正常字线或一冗余字线。该更新控制电路耦接于该地址处理电路。该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址以更新该第二字线，其中，该干扰计数指示由于邻近该第二字线的一或多条字线的启动使该第二字线被干扰的次数。附图说明图1显示结合本专利技术一实施例的存储器元件的方块示意图。图2显示图1中所示的存储器控制电路的细节图。图3显示图1中所示的字线的组态图。图4显示图2所示的该识别码锁存器识别码锁存器的一实施方式。图5显示图3所示的该行熔丝电路的行熔丝电路的一实施方式。图6显示该监测电路运作时的一可能时序图。图7显示使用图2所示的该更新计数器的计数字元的一实施方式。[符号说明]100存储器元件102字线驱动电路110地址产生电路120地址处理电路130更新控制电路140更新计数器200存储器元件210地址产生电路212锁存电路213地址锁存器(ADL)214识别码锁存器(IDL)216行熔丝电路220地址处理电路230更新控制电路232监测电路236储存电路238选择电路240更新计数器414识别码锁存器416选择电路516行熔丝电路518比较电路520选择电路522或门524选择电路526或门NWL0-NWL511正常字线RWL0-RWL7冗余字线具体实施方式在说明书及所附的权利要求书当中使用了某些词汇来指代特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图1显示结合本专利技术一实施例的存储器元件的方块示意图。参考图1，该存储器元件100包含一字线驱动电路102、一地址产生电路110、一地址处理电路120、一更新控制电路130、一更新计数器140、多条正常字线NWL1-NWLk(k为大于1的正整数)和多条冗余字线RWL1-RWLm(m为大于1的正整数)。该些冗余字线中的每一者是用来取代一具有缺陷的正常字线。该地址产生电路110响应于一命令信号CMD(例如，一主动命令Act_cmd、一更新命令Ref_cmd或一预充电命令Pre_cmd)以接收一行地址ADDX，并依据该行地址ADDX以产生一中间地址ADDD。该中间地址ADDD包含一字线地址add_WLn和一识别码red_WLn。该识别码red_WLn指示通过字线地址add_WLn所指示的一字线WLn为一正常字线(该些正常字线NWL1-NWLk的其中一者)或一冗余字线(该些冗余字线RWL1-RWLm的其中一者)。因此，该字线驱动电路102依据由该地址产生电路110所提供的该字线地址add_WLn驱动该字线WLn。举例来说，在该行地址ADDX指示该些正常字线NWL1-NWLk的其中一者时，该地址产生电路110可能决定该些正常字线NWL1-NWLk的其中一者是否有缺陷。当该些正常字线NWL1-NWLk的其中一者无缺陷时，该地址产生电路110可能使用该行地址ADDX作为该字线地址add_WLn，并设定该识别码red_WLn为一第一位模式(例如，位模式“0”)。换言之，该字线WLn为该些正常字线NWL1-NWLk的其中一者。此外，当该些正常字线NWL1-NWLk的其中一者有缺陷时，该地址产生电路110可能使用一冗余字线地址指示该些冗余字线RWL1-RWLm的其中一者作为该字线地址add_WLn，并设定该识别码red_WLn为一第二位模式(例如，位模式”1”)。换言之，该字线驱动电路102驱动由该冗余字线地址所指示的一冗余字线，而不是该些正常字线NWL1-NWLk的其中一者。需注意的是，当该字线驱动电路102启动由该中间地址ADDD所指示的字线WLn时，邻近该字线WLn的一或多条字线会被干扰。该更新控制电路130可能用来监控该字线WLn启动时在该字线WLn的邻近字线的影响，因此决定是否要更新邻近字线。例如，当由该地址产生电路110所接收的命令信号CMD为主动命令Act_cmd时，耦接于该地址产生电路110的该地址处理电路120可能参考该中间地址ADDD以产生多个中间地址以指示邻近由该中间地址ADDD所指示的该字线WLn的多个字线。在本实施例中，该地址处理电路120参考该中间地址ADDD以产生一中间地址ADDD+1和一中间地址ADDD-1，其中一字线WLN+1由该中间地址ADDD+1所指示，而一字线WLN-1由该中间地址ADDD-1所指示，而该字线WLN+1和该字线WLN-1邻近该字线WLn。该中间地址ADDD+1包含一字线地址add_WLn+1和一识别码red_WLn+1，其中该字线地址add_WLN+1指示该字线WLn+1，而该识别码add_WLn+1指示该字线WLn+1为一正常字线或一冗余字线。该中间地址ADDD-1包含一字线地址add_WLn-1和一识别码red_WLn-1，其中该字线地址add_WLN-1指示该字线WLn-1，而该识别码add_WLn-1指示该字线WLn-1为一正常字线或一冗余字线。以下说明将正常字线NWL1作为由该字线地址add_WLN(或该中间地址ADDD)所指示的该字线WLn以描述更新运作，然而，本专利技术不应以此为限。当该字线WLn为该正常字线NWL1时，该字线WLn+1可能为该正常字线NWL2，而该字线WLn-1可能为该冗余字线RWLm。该更新控制电路130会决定每次该正常字线NWL1响应于该主动命令Act_cmd而启动时该正常字线NWL2的一干扰计数，其中该正常字线NWL2的该干扰计数指示由于邻近该正常字线WL2的一或多条字本文档来自技高网...

【技术保护点】
1.一种存储器元件，包括：多条正常字线；多条冗余字线；以及一地址产生电路，用以根据一行地址产生一第一中间地址，其中该第一中间地址包含一第一字线地址和一第一识别码，该第一识别码指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线；一地址处理电路，耦接于该地址产生电路，该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线，其中该第二中间地址包含一第二字线地址和一第二识别码，该第二字线地址指示该第二字线，而该第二识别码指示该第二字线为一正常字线或一冗余字线；以及一更新控制电路，耦接于该地址处理电路，该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址以更新该第二字线，其中，该干扰计数指示由于邻近该第二字线的一或多条字线的启动使该第二字线被干扰的次数。

【技术特征摘要】
1.一种存储器元件，包括：多条正常字线；多条冗余字线；以及一地址产生电路，用以根据一行地址产生一第一中间地址，其中该第一中间地址包含一第一字线地址和一第一识别码，该第一识别码指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线；一地址处理电路，耦接于该地址产生电路，该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线，其中该第二中间地址包含一第二字线地址和一第二识别码，该第二字线地址指示该第二字线，而该第二识别码指示该第二字线为一正常字线或一冗余字线；以及一更新控制电路，耦接于该地址处理电路，该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址以更新该第二字线，其中，该干扰计数指示由于邻近该第二字线的一或多条字线的启动使该第二字线被干扰的次数。2.根据权利要求1所述的存储器元件，其中当该干扰计数大于或等于一预定临界值时，该更新控制电路决定输出该第二字线地址以更新该第二字线。3.根据权利要求1所述的存储器元件，其中该更新控制电路检查是否有与该第一字线相关联的一干扰记录储存于该更新控制电路中；该干扰记录指示该第一字线的一干扰计数，并且当该更新控制电路储存与该第一字线相关联的该干扰记录时，该更新控制电路清除与第一该字线相关联的该干扰记录。4.根据权利要求1所述的存储器元件，其中该更新控制电路储存至少一干扰记录，而该至少一干扰记录的每一者与一字线的一干扰计数相关联；对该至少一干扰记录的每一者而言，该更新控制电路在每K个启动命令决定一次在该些K个启动命令发出的一时间间隔该干扰记录是否已被修改，其中K为大于一的正整数；且当决定该时间间隔该干扰记录未被修改时，该更新控制电路减少该字线的该干扰计数一预定值。5.根据权利要求4所述的存储器元件，其中K的数值大于或等于在一更新周期的期间每一具有一最大启动计数的字线的一最大值，其中该最大值由下列公式所决定：tREF/(tMAC×tRC)；其中，tREF为该更新周期，tMAC为该最大启动计数，而tRC为一行循环时间。6.根据权利要求1所述的存储器元件，其中该行地址指示该些正常字线的其中一条，而该地址产生电路进一步决定该些正常字线的其中一条是否有缺陷；当该些正常字线的其中一条无缺陷时，该地址产生电路使用该行地址作为该第一字线地址，且该第一字线为该些正常字线的其中一条，而当该些正常字线的其中一条有缺陷时，该地址产生电路使用一冗余字线地址以指示该些冗余字线的其中一条作为该第一字线地址。7.根据权利要求1所述的存储器元件，还包括：一更新计数器，耦接于该更新控制电路，该更新计数器用以提供该更新控制电路一更新地址；其中，当决定输出该第二字线地址以更新该第二字线时，该更新控制电路在输出该更新地址前输出该第二位线地址，使得该第二字线在由该更新地址所指示的一预定字线被更新前被更新。8.根据权利要求7所述的存储器元件，其中当决定输出该第二字线地址以更新该第二字线时，该更新控制电路响应于一更新命令以输出该第二位线地址，且该更新计数器响应于该更新命令以输出该第二识别码。9.根据权利要求7所述的存储器元件，其中当决定不输出该第二字线地址时，该更新控制电路响应于一更新命令以输出该更新地址，且该更新计数器响应于该更新命令以输出一第三识别码，该第三识别码指示由该更新地址所指示的一字线为一为一正常字线或一冗余字线。10.根据权利要求7所述的存储器元件，其中该更新计数器要求一计数次数以由该更新地址计数到该第二字线地址；当该更新控制电路决定不更新该第二字线时，该更新控制电路参考该干...

【专利技术属性】
技术研发人员：刘建兴，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：中国台湾,71