嵌入式存储器及集成电路制造技术

本发明专利技术提供了一种嵌入式存储器和集成电路。嵌入式存储器包括存储器接口电路、单元阵列和外围电路。存储器接口电路至少接收时钟信号、非时钟信号和建立‑保持时间控制设置，并且包括可编程路径延迟电路，该可编程路径延迟电路用于根据建立‑保持时间控制设置设定时钟路径和非时钟路径中的至少一个的路径延迟。时钟路径用于传递时钟信号，非时钟路径用于传递非时钟信号。外围电路用于至少根据时钟路径提供的时钟信号和非时钟信号提供的非时钟信号来进行单元阵列存取。本发明专利技术提出的嵌入式存储器和集成电路中的建立/保持时间能够被控制，从而能减少建立时间违规和/或保持时间违规。

【技术实现步骤摘要】
嵌入式存储器及集成电路
本专利技术涉及一种集成电路设计，以及更特别地，涉及一种具有能被内部或外部控制的建立-保持时间的嵌入式存储器及相关联的集成电路。
技术介绍
通常，片上系统(system-on-chip，SoC)使用大量嵌入式存储器。在SoC设计时间，传统的时序签核(timingsign-off)会针对保持时间裕度预留3σ(3-sigma)局部变化系数。然而，3σ覆盖的每百万缺陷数(defectivepartspermillion，DPPM)级别明显小于1000DPPM。如果预留的保持时间裕度从3σ增加到6-7σ，则可以改进DPPM。然而，DPPM的改进是以芯片面积、时序收敛(timingclosure)和速度性能为代价的。因此，不可避免地，SoC设计会受到芯片面积、时序收敛和速度性能的影响。此外，在硅调试阶段，嵌入式存储器的存储器内置自测试(memorybuilt-inself-test，MBIST)逻辑无法识别存储器输入接口和MBIST逻辑本身的保持时间违规。这会导致MBISTShmoo图中出现破洞(hole)现象，该破洞会使电路在某个范围内失效。
技术实现思路
有鉴于此，本专利技术的目的之一在于提供一种嵌入式存储器和集成电路，以解决上述问题。根据本专利技术的第一方面，本专利技术提供一种嵌入式存储器，该嵌入式存储器包括：存储器接口电路、单元阵列和外围电路。其中，该存储器接口电路，包括：可编程路径延迟电路和多个接口引脚，该多个接口引脚用于至少接收时钟信号、非时钟信号以及建立-保持时间控制设置；以及，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制时钟路径和非时钟路径中的至少一个的路径延迟，其中，该时钟路径用于传送该时钟信号，该非时钟路径用于传送该非时钟信号。该单元阵列包括多个存储单元；以及该外围电路用于至少根据该时钟路径提供的时钟信号和该非时钟路径提供的非时钟信号访问该单元阵列。根据本专利技术的第二方面，本专利技术提供一种集成电路，该集成电路包括如上所述的嵌入式存储器。根据本专利技术的第三方面，本专利技术提供一种集成电路，该集成电路包括：时钟树、触发器电路、嵌入式存储器和时钟门控单元电路。该时钟树用于至少分配第一时钟信号和第二时钟信号；该触发器电路具有时钟输入端口和数据输出端口，该时钟输入端口用于经由时钟门控单元电路接收来自该时钟树的该第一时钟信号，且该数据输出端口用于输出非时钟信号；该嵌入式存储器用于接收来自该时钟树的该第二时钟信号、接收来自该触发器电路的该非时钟信号，并至少根据该第二时钟信号和该非时钟信号执行存储器存取；以及该时钟门控单元电路用于接收该第一时钟信号并选择性地将该第一时钟信号提供给该触发器电路的该时钟输入端口。其中，该时钟门控单元电路包括可编程路径延迟电路，该可编程路径延迟电路用于根据建立-保持时间控制设置来控制时钟路径的路径延迟，其中，该时钟路径用于传送该第一时钟信号。在上述技术方案中，嵌入式存储器和集成电路可以根据建立-保持时间控制设置来控制嵌入式存储器的非时钟信号相对于时钟信号的建立时间和/或保持时间，从而避免建立时间违规和/或保持时间违规。本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。附图说明通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本专利技术，其中：图1是根据本专利技术实施例的第一集成电路设计的示意图；图2A是根据本专利技术实施例示出图1所示的可编程路径延迟电路的第一示例性设计的示意图；图2B是根据本专利技术实施例示出图1所示的可编程路径延迟电路的第二示例性设计的示意图；图3是根据本专利技术实施例示出的非时钟信号和多个时钟信号的波形的示意图；图4是根据本专利技术实施例示出的图2A所示的可编程路径延迟电路的电路设计的示意图；图5是根据本专利技术实施例示出的图1中所示的可编程路径延迟电路的第二示例性设计的示意图；图6是根据本专利技术实施例示出的图5中所示的可编程路径延迟电路的电路设计的示意图；图7是根据本专利技术实施例示出的图1所示的可编程路径延迟电路的第三示例性设计的示意图；图8是根据本专利技术实施例示出的时钟信号和非时钟信号的波形的示意图；图9是根据本专利技术实施例的图1中所示的可编程路径延迟电路的第四示例性设计的示意图；图10是根据本专利技术实施例示出的第二集成电路设计的示意图。在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本专利技术实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。具体实施方式以下描述为本专利技术实施的较佳实施例，其仅用来例举阐释本专利技术的技术特征，而并非用来限制本专利技术的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本专利技术中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。本专利技术的实施例提出了一种具有能被内部或外部控制的建立-保持时间(setup-holdtime)的嵌入式存储器，从而避免了或减少存储器输入接口处的建立时间违规和/或保持时间违规。通过这种方式，所提出的解决方案可以缓减“Shmoo破洞”问题。此外，SoC时序收敛也能够从所提出的解决方案中受益。图1是根据本专利技术实施例的第一集成电路设计的示意图。在图1所示的实施例中，该集成电路是其中包括嵌入式存储器的片上系统(SoC)10。为了清楚和简单起见，仅一个嵌入式存储器100被示出，但本专利技术并不限于此。嵌入式存储器100包括单元阵列(cellarray)102、外围电路(peripheralcircuit)104和存储器接口电路(memoryinterfacecircuit)106。单元阵列102具有多个存储单元(memorycell)108。通过使能存储单元108所对应的一个字线和一个位线，能够对每个存储单元108进行存取(acess)，换言之，能够访问存储单元108。外围电路104包括对单元阵列102进行存取(读/写)(即访问单元阵列102)所需的电路组件。例如，外围电路104可以包括行解码器(rowdecoder)、行驱动器(rowdriver)、时钟发生器(clockgenerator)、时序控制器(timingcontroller)、列解码器(columndecoder)、感测放大器(senseamplifier)、数据锁存器(本文档来自技高网...

【技术保护点】
1.一种嵌入式存储器，其特征在于，包括：存储器接口电路、单元阵列和外围电路；其中，该存储器接口电路包括：多个接口引脚，用于至少接收时钟信号、非时钟信号以及建立‑保持时间控制设置；以及可编程路径延迟电路，用于根据该建立‑保持时间控制设置来控制时钟路径和非时钟路径中的至少一个的路径延迟，其中，该时钟路径用于传送该时钟信号，该非时钟路径用于传送该非时钟信号；被锁存的例如该单元阵列包括多个存储单元；以及该外围电路用于至少根据该时钟路径提供的时钟信号和该非时钟路径提供的非时钟信号访问该单元阵列。

【技术特征摘要】
2017.03.24 US 62/475,973;2017.11.21 US 15/818,7681.一种嵌入式存储器，其特征在于，包括：存储器接口电路、单元阵列和外围电路；其中，该存储器接口电路包括：多个接口引脚，用于至少接收时钟信号、非时钟信号以及建立-保持时间控制设置；以及可编程路径延迟电路，用于根据该建立-保持时间控制设置来控制时钟路径和非时钟路径中的至少一个的路径延迟，其中，该时钟路径用于传送该时钟信号，该非时钟路径用于传送该非时钟信号；被锁存的例如该单元阵列包括多个存储单元；以及该外围电路用于至少根据该时钟路径提供的时钟信号和该非时钟路径提供的非时钟信号访问该单元阵列。2.根据权利要求1所述的嵌入式存储器，其特征在于，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制该时钟路径的路径延迟，该可编程路径延迟电路包括：至少一个延迟单元电路，用于将预定延迟量施加给该时钟信号，并输出延迟后的时钟信号；多工器，具有多个输入端口和输出端口，该多个输入端口用于接收不经由该至少一个延迟单元电路的该时钟信号和该延迟后的时钟信号，以及，该输出端口用于根据该建立-保持时间控制设置选择性地输出该多个输入端口上接收到的其中一个时钟信号。3.根据权利要求1所述的嵌入式存储器，其特征在于，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制该时钟路径的路径延迟，该可编程路径延迟电路包括：延迟单元电路，用于将预定延迟量施加给该时钟信号；第一选择电路，具有第一输入端口和第一输出端口，该第一输入端口用于接收不经由该延迟单元电路的该时钟信号，且该第一输出端口用于根据该建立-保持时间控制设置选择性地输出该第一输入端口上接收到的时钟信号；以及第二选择电路，具有第二输入端口和第二输出端口，该第二输入端口用于经由该延迟单元电路接收该时钟信号，且该第二输出端口用于根据该建立-保持时间控制设置选择性地输出该第二输入端口上接收到的时钟信号。4.根据权利要求1所述的嵌入式存储器，其特征在于，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制该时钟路径的路径延迟，该可编程路径延迟电路包括：基延迟电路，用于接收该时钟信号，并将可编程延迟量施加给该时钟信号；第一延迟控制电路，包括多个第一晶体管，该多个第一晶体管并联连接在电源电压和该基延迟电路的第一节点之间，其中，该第一延迟控制电路中接通的第一晶体管的数量是由该建立-保持时间控制设置控制的；以及第二延迟控制电路，包括多个第二晶体管，该多个第二晶体管并联连接在该基延迟电路的第二节点和地电压之间，其中，该第二延迟控制电路中接通的第二晶体管的数量是由该建立-保持时间控制设置控制的；其中，该可编程延迟量由该第一延迟控制电路中接通的第一晶体管的数量和该第二延迟控制电路中接通的第二晶体管的数量设定。5.根据权利要求1所述的嵌入式存储器，其特征在于，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制该非时钟路径的路径延迟，该可编程路径延迟电路包括：至少一个延迟单元电路，用于将预定延迟量施加给该非时钟信号，并输出延迟后的非时钟信号；多工器，具有多个输入端口和一输出端口，该多个输入端口用于接收不经由该至少一个延迟单元电路的该非时钟信号和该延迟后的非时钟信号，以及，该输出端口用于根据该建立-保持时间控制设置选择性地输出该多个输入端口上接收到的其中一个非时钟信号。6.根据权利要求1所述的嵌入式存储器，其特征在于，该可编程路径延迟电路用于根据该建立-保持时间控制设置来控制该非时钟路径的路径延迟，该可编程路径延迟电路包括：延迟单元电路，用于将预定延迟量施加给该非时钟信号；第一选择电路，具有第一输入端口和第一输出端口，该第一输入端口用于接收不经由该延迟单元电路的该非时钟信号，且该第一输出端口用于根据该建立-保持时间控制设置选择性地输出该第一输入端口上接收到的非时钟信号；以及第二选择电路，具有第二输入端口和第二输出端口，该第二输入端口用于经由该延迟单元电路接收该非时钟信号，且该第...

【专利技术属性】
技术研发人员：王嘉维，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71