半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法技术

一种半导体存储器件可以包括：存储器电路，其包括耦接在多个字线和多个位线之间的多个存储器单元，并且被配置为经由全局输入/输出线从耦接至每个位线的存储器单元输出数据；标志生成电路，其被配置为生成关于位线接收的标志信号，所述标志信号可以基于在读取操作中可以经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目，而包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及输出电路，其被配置为基于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出数据。

【技术实现步骤摘要】
半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法相关申请的交叉引用本申请要求于2017年3月17日向韩国知识产权局提交的申请号为10-2017-0033768的韩国申请的优先权，其全部内容通过引用合并于此。
总体而言，各种实施例可以涉及一种半导体器件，更具体地，涉及半导体器件、标志生成电路和输出数据的方法。
技术介绍
半导体存储器件的性能可以由各种因素确定。其中一个因素可能是数据处理速度。具体地，主存储器或图形存储器的性能主要取决于半导体存储器件的数据处理速度。近来，随着移动设备的多样化和普及，可能需要提供具有低功耗和高运行速度的应用于移动设备的半导体存储器件。因此，可能需要使用半导体存储器件中的最少资源来快速处理数据。
技术实现思路
在一个实施例中，可以提供一种半导体存储器件。所述半导体存储器件可以包括存储器电路。所述半导体存储器件可以包括标志生成电路。所述半导体存储器件可以包括输出电路。所述存储器电路可以包括耦接在多个字线和多个位线之间的多个存储器单元。所述存储器电路可以被配置为经由全局输入和输出(输入/输出)线来输出耦接至位线的存储器单元中的数据。所述标志生成电路可以被配置为生成关于位线接收的标志信号。所述标志信号可以基于在读取操作中可以经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目，而包括复制数据标志信号和数据总线反相标志信号之中的至少一个。所述输出电路可以被配置为响应于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出经由全局输入/输出线提供的、存储器单元中的数据。在一个实施例中，可以提供一种用于生成标志信号的电路。所述电路可以包括初步标志生成电路。所述电路可以包括标志生成电路。所述初步标志生成电路可以被配置为经由位线从存储器单元接收经由全局输入/输出线提供的数据。初步标志生成电路可以被配置为基于复制数据输出使能信号和数据总线反相使能信号，通过将来自存储器单元的数据相加来生成位线的初步标志信号。标志生成电路可以基于复制数据输出使能信号和数据总线反相使能信号来驱动。标志生成电路可以被配置为从用于每个位线的初步标志信号中生成用于每个位线的标志信号，用于每个位线的标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个。在一个实施例中，可以提供一种输出半导体存储器件中的数据的方法。所述半导体存储器件可以包括存储器电路，所述存储器电路包括耦接在多个字线和多个位线之间的多个存储器单元。存储器电路可以被配置为经由全局输入/输出线来输出耦接至每个位线的存储器单元中的数据。位线的标志信号可以基于经由全局输入/输出线提供的、位线的存储器单元的数据之中具有特定逻辑电平的数据的数目来产生。标志信号可以包括复制数据标志信号和数据总线反相标志信号之中的至少一个。经由全局输入/输出线提供的、存储器单元中的数据可以基于复制数据标志信号和数据总线反相标志信号来输出。附图说明图1是示出了根据实施例的各种示例的半导体存储器件的框图。图2A、图2B、图3A和图3B是示出了根据实施例的各种示例的用于输出复制数据的功能的框图。图4是示出了根据实施例的各个示例的标志生成电路的框图。图5是示出了根据实施例的各种示例的初步信号生成电路的框图。图6A至图6C是示出了根据实施例的各种示例的初步标志生成电路的操作的框图。图7是示出了根据实施例的各种示例的第一标志生成电路的框图。图8是示出了根据实施例的各种示例的第二标志生成电路的框图。图9是示出了根据实施例的各种示例的输出电路和焊盘组的框图。图10是示出了根据实施例的各种示例的数据输出电路的框图。图11是示出了根据实施例的各种示例的标志输出电路的框图。图12是示出了根据实施例的各种示例的电子系统的框图。具体实施方式在下文中，将经由实施例的各种示例，参考附图来描述实施例的示例。图1是示出了根据实施例的各种示例的半导体存储器件的框图。参见图1，实施例中的半导体存储器件10可以包括：存储器电路110、标志生成电路120、模式寄存器130、输出电路140和焊盘组150。存储器电路110可以包括耦接在多个字线和多个位线之间的多个存储器单元。当可能从控制器提供地址信号时，可以通过诸如行解码器或列解码器的寻址电路来在存储器单元之中存取期望的存储器单元，从而写入或读取数据。全局输入和输出(输入/输出)线GIO0～GIOn可以分别与位线BL<0:m>连接。连接到位线的存储器单元中的数据可以响应于读取命令而经由全局输入/输出线GIO0～GIOn传输到输出电路140。数据可以由GIO0_BL<0:m>～GIOn_BL<0:m>来表示。标志生成电路120可以响应于经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn_BL<0:m>、数据总线反相(DBI)使能信号(DBI_EN)和复制数据输出使能信号DQO_COPY_EN，而生成位线的标志信号DBI_BL<0:m>。位线的标志信号DBI_BL<0:m>可以经由标志传输线122输出。来自位线的标志信号DBI_BL<0:m>可以包括来自位线BL<0:m>的数据编码信息。输出电路140可以响应于经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn_BL<0:m>和用于每个位线的标志信号DBI_BL<0:m>，而输出数据。在实施例的示例中，当DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN被禁止时，不管输入数据GIO0_BL<0:m>～GIOn_BL<0:m>的电平如何，标志生成电路120都可以不被操作。也就是说，标志生成电路120也必须被禁止。在一个实施例的示例中，当DBI使能信号DBI_EN被使能并且复制数据输出使能信号DQO_COPY_EN被禁止时，标志生成电路120可以将关于每个位线BL<0:m>的DBI标志信号生成为来自位线的标志信号DBI_BL<0:m>。在一个实施例的示例中，当DBI使能信号DBI_EN被禁止并且复制数据输出使能信号DQO_COPY_EN被使能时，标志生成电路120可以经由用于每个位线的标志信号DBI_BL<0:m>之中的至少一个来生成复制数据标志信号，例如，关于第零位线的标志信号DBI_BL0。在这种情况下，标志信号DBI_BL<0:m>的其余位可以被禁止。在一个实施例的示例中，当DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN被使能时，标志生成电路120可以经由来自位线的标志信号DBI_BL<0:m>之中的至少一个，从复制数据标志信号中生本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，其包括：存储器电路，其包括耦接在多个字线和多个位线之间的多个存储器单元，存储器电路被配置为经由全局输入和输出(输入/输出)线输出来自耦接至位线的存储器单元的数据；标志生成电路，其被配置为基于在读取操作中经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目来生成标志信号，标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及输出电路，其被配置为基于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出经由全局输入/输出线提供的、存储器单元中的数据。

【技术特征摘要】
2017.03.17 KR 10-2017-00337681.一种半导体存储器件，其包括：存储器电路，其包括耦接在多个字线和多个位线之间的多个存储器单元，存储器电路被配置为经由全局输入和输出(输入/输出)线输出来自耦接至位线的存储器单元的数据；标志生成电路，其被配置为基于在读取操作中经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目来生成标志信号，标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及输出电路，其被配置为基于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出经由全局输入/输出线提供的、存储器单元中的数据。2.根据权利要求1所述的半导体存储器件，还包括：模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，其中，标志生成电路被配置为基于正在被使能的复制数据输出使能信号和正在被禁止的数据总线反相使能信号，而将用于每个位线的标志信号之中的至少一位生成为复制数据标志信号。3.根据权利要求1所述的半导体存储器件，还包括：模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，其中，标志生成电路被配置为基于正在被禁止的复制数据输出使能信号和正在被使能的数据总线反相使能信号，而将用于每个位线的标志信号输出为用于每个位线的数据总线反相标志信号。4.根据权利要求1所述的半导体存储器件，还包括：模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，其中，标志生成电路被配置为基于正在被使能的复制数据输出使能信号和正在被使能的数据总线反相使能信号，而将用于每个位线的标志信号之中的至少一位输出为复制数据标志信号，并且将用于每个位线的标志信号的其余位输出为用于每个位线的数据总线反相标志信号。5.根据权利要求1所述的半导体存储器件，其中，标志生成电路包括：初步标志生成电路，其被配置为响应于基于复制数据输出使能信号和数据总线反相使能信号而生成的标志生成使能信号，通过从位线接收存储器单元中的数据，基于具有特定逻辑电平的数据的数目来生成初步标志信号；以及标志生成电路，其被配置为基于复制数据输出使能信号和数据总线反相使能信号，从用于每个位线的初步标志信号生成用于每个位线的标志信号。6.根据权利要求5所述的半导体存储器件，其中，初步标志生成电路包括耦接至位线的多个初步信号生成电路，并且每个初步信号生成电路被配置为将耦接至位线的存储器单元中的数据相加，以生成初步数据总线反相标志信号和初步复制数据标志信号。7.根据权利要求5所述的半导体存储器件，其中，初步标志生成电路包括耦接至位线的多个初步信号生成电路，每个初步信号生成电路包括：至少一个第一运算电路，其被配置为响应于标志生成使能信号，而接收来自耦接至位线的存储器单元的一对数据并将它们相加；至少一个第二运算电路，其被配置为接收来自一对第一运算电路的输出信号并将它们相加；以及确定电路，其被配置为从第二运算电路的输出信号中生成初步数据总线反相标志信号和初步复制数据标志信号。8.根据权利要求5所述的半导体存储器件，其中，初步标志信号包括关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号，标志生成电路包括：第一标志生成电路，其被配置为基于关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号之中的至少一个来生成第一标志信号；以及第二标志生成电路，其被配置为基于其余的关于位线接收的初步数据总线反相标志信号来生成第二标志信号。9.根据权利要求8所述的半导体存储器件，其中，第一标志生成电路包括：组合电路，其被配置为基于关于位线接收的初步复制数据标志信号的电平来生成命中信号；以及输出电路，其被配置为响应于复制数据输出使能信号，而将初步数据总线反相标志信号和命中信号之中的至少一个的任一个生成为第一标志信号。10.根据权利要求8所述的半导体存储器件，其中，第二标志生成电路包括多个输出电路，所述多个输出电路被配置为基于数据总线反相使能信...

【专利技术属性】
技术研发人员：李釉钟，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR