存储器装置制造方法及图纸

本发明专利技术公开了一种存储器装置。存储器装置包括存储器阵列。存储器阵列包括主要存储器区块与备份存储器区块。存储器阵列包括主要位线及备份位线。备份存储器区块对主要存储器区块的区块数目比值A是大于备份位线对主要位线的位线数目比值B。

【技术实现步骤摘要】
存储器装置
本专利技术是有关于一种存储器装置，且特别是有关于具有NAND存储器结构的存储器装置。
技术介绍
随着集成电路中组件的关键尺寸逐渐缩小至工艺技术所能感知的极限，设计者已经开始寻找可达到更大存储器密度的技术，从而达到较低的位成本(costsperbit)。目前正被关注的技术包括与非门存储器(NANDmemory)及其操作。
技术实现思路
本专利技术是有关于一种存储器装置。根据本专利技术的一方面，提出一种存储器装置。存储器装置包括存储器阵列。存储器阵列包括主要存储器区块与备份存储器区块。存储器阵列包括主要位线及备份位线。备份存储器区块对主要存储器区块的区块数目比值A是大于备份位线对主要位线的位线数目比值B。位线数目比值B是0.5％至10％，区块数目比值A大于10％。主要存储器区块与备份存储器区块各包括部分主要位线及部分备份位线。备份位线是用以在主要位线及/或对应主要位线的存储单元发生缺陷时进行冗余修复(redundancyrepair)或错误核对与改正(ErrorCheckingandCorrecting，ECC)，备份存储器区块是用以在主要存储器区块发生缺陷时进行区块修补(blockrepair)。主要存储器区块包括多个次主要存储器区块，这些次主要存储器区块各包括字线及接地选择线，这些次主要存储器区块是各自独立地控制字线及接地选择线。主要存储器区块包括多个次主要存储器区块，主要存储器区块包括多个位线、多个接地选择线与多个字线，这些位线依排列方向以其中至少两个位线为一组而分成多个位线组，这些字线是对应这些位线组分成多个字线组，这些次主要存储器区块各包括这些位线组其中之一、这些接地选择线其中之一与这些字线组其中之一，这些次主要存储器区块的这些字线组是彼此独立地被控制，这些次主要存储器区块的这些接地选择线是彼此独立地被控制。备份存储器区块包括多个次备份存储器区块，这些次备份存储器区块各包括字线及接地选择线，这些次备份存储器区块是各自独立地控制其字线及接地选择线。备份存储器区块包括多个次备份存储器区块，备份存储器区块包括多个位线与多个字线，这些位线依排列方向以其中至少两个位线为一组而分成多个位线组，这些字线是对应这些位线组分成多个字线组，这些次备份存储器区块各包括这些位线组其中之一与这些字线组其中之一，这些备份存储器区块的这些字线组是彼此独立地被控制。备份存储器区块包括多个次备份存储器区块，备份存储器区块包括多个位线与多个接地选择线，这些位线依排列方向以其中至少两个位线为一组而分成多个位线组，这些次备份存储器区块各包括这些接地选择线其中之一与这些位线组其中之一，这些次备份存储器区块的这些接地选择线是彼此独立地被控制。存储器阵列包括3DNAND串行。为了对本专利技术的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：附图说明图1为根据一实施例的存储器装置的示意图。图2绘示根据一实施例的位线区域与位线区域的上视图。图3绘示根据一实施例的存储器阵列区域与存储器阵列区域的示意图。图4绘示根据一实施例的例如2DNAND存储器阵列其存储器区块的电路示意图。图5绘示根据一实施例的三维垂直通道(3DVC)NAND存储器装置的存储器区块的上视图。图6绘示根据一实施例的三维垂直通道(3DVC)NAND存储器装置的存储器区块的立体图。图7绘示根据一实施例的存储器区块的等效电路图。图8绘示根据另一实施例的3DNAND存储器阵列的示意图。图9绘示根据另一实施例的3DNAND存储器阵列的存储器区块的等效电路示意图。图10绘示一实施例的存储器阵列的示意图。图11绘示一实施例的存储器区块的等效电路示意图。图12绘示根据另一实施例的存储器阵列的示意图。【符号说明】MBLR：位线区域EBLR：位线区域MMR：存储器阵列区域EMR：存储器阵列区域MB1、MB2、MBP：存储器区块EB1、EBQ：备份存储器区块MBL1、MBL2、MBLN：主要位线EBL1、EBL2、EBLK：备份位线BL1、BL2、BL3、BL4：位线SSL、SSL1、SSL2、SSL3：串行选择线GSL：接地选择线GND：接地线WL1、WL2、WL3、WL4：字线CS：阶梯状接触CP：接触柱SMB1、SMB2、SMBZ：次主要存储器区块SEB1、SEB2、SEBZ：次备份存储器区块SB1、SB2：次存储器区块具体实施方式实施例提供一种存储器装置，其具有修补功能的备份位线及备份存储器区块或次备份存储器区块，能有效使存储器装置维持预期的存储器容量并提高产品合格率与效能。以下是以一些实施例做说明。须注意的是，本专利技术并非显示出所有可能的实施例，未在本专利技术提出的其他实施方式也可能可以应用。另外，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作描述实施例之用，而非作为限缩本专利技术保护范围之用。另外，实施例中的描述，例如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本专利技术欲保护的范围做限缩。实施例的步骤和结构各的细节可在不脱离本专利技术的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的组件做说明。首先可参照图1至图4了解根据本专利技术的区块比值与位线比值的相关概念。图1为根据一实施例的存储器装置的示意图。存储器装置的存储器阵列包括存储器阵列区域MMR与存储器阵列区域EMR。一实施例中，存储器阵列区域MMR与存储器阵列区域EMR可沿NAND串行延伸方向上配置。存储器阵列区域MMR与存储器阵列区域EMR可各包括沿字线WL延伸方向上配置的(主要)位线区域MBLR与(备份)位线区域EBLR。图2绘示根据一实施例的位线区域MBLR与位线区域EBLR的上视图。一实施例中，位线区域MBLR为主要位线区域，其包括多个主要位线MBL，例如包括图2所示的依序排列的主要位线MBL1、MBL2至MBLN，其中N为正整数。一实施例中，位线区域EBLR为备份位线区域，其包括多个备份位线EBL，例如图2所示的依序排列的备份位线EBL1、ELB2至EBLK，其中K为正整数。位线区域MBLR的主要位线MBL1、MBL2至MBLN与位线区域EBLR的备份位线EBL1、ELB2至EBLK是独立分开控制。图3绘示根据一实施例的存储器阵列区域MMR与存储器阵列区域EMR的示意图。一实施例中，存储器阵列区域MMR可为主要存储器阵列区域，其包括一或多个主要存储器区块MB，例如可包括图3所示的沿NAND串行延伸方向上排列的主要存储器区块MB1、MB2至MBP，其中P为正整数。一实施例中，存储器阵列区域EMR可为备份存储器阵列区域，其包括一或多个备份存储器区块EB，例如可包括如图3所示的沿NAND串行延伸方向上排列的备份存储器区块EB1至EBQ，其中Q为正整数。图4绘示根据一实施例的例如2DNAND存储器阵列其一存储器区块的等效电路示意图。举例来说，存储器区块包括位线BL1、BL2、BL3、BL4及字线WL1、字线WL2、字线WL3、字线WL4，其交错处定义出存储单元阵列。存储器区块也可包括串行选择线SSL、接地选择线GSL与接地线GND。字线WL1、字线WL2、字线WL3、字线WL4在串行选择线SSL与接地选择线GSL之间。实施例中，存储器区块(例本文档来自技高网...

【技术保护点】
1.一种存储器装置，其特征在于，包括存储器阵列，其中该存储器阵列包括主要存储器区块与备份存储器区块，且该存储器阵列包括主要位线及备份位线，其中该备份存储器区块对该主要存储器区块的一区块数目比值A是大于该备份位线对该主要位线的一位线数目比值B。

【技术特征摘要】
1.一种存储器装置，其特征在于，包括存储器阵列，其中该存储器阵列包括主要存储器区块与备份存储器区块，且该存储器阵列包括主要位线及备份位线，其中该备份存储器区块对该主要存储器区块的一区块数目比值A是大于该备份位线对该主要位线的一位线数目比值B。2.根据权利要求1所述的存储器装置，其特征在于，该位线数目比值B是0.5％至10％，该区块数目比值A大于10％。3.根据权利要求1所述的存储器装置，其特征在于，该主要存储器区块与该备份存储器区块各包括部分该主要位线及部分该备份位线。4.根据权利要求1所述的存储器装置，其特征在于，该备份位线是用以在该主要位线及/或对应该主要位线的存储单元发生缺陷时进行冗余修复(redundancyrepair)或错误核对与改正(ErrorCheckingandCorrecting，ECC)，该备份存储器区块是用以在该主要存储器区块发生缺陷时进行区块修补(blockrepair)。5.根据权利要求1所述的存储器装置，其特征在于，该主要存储器区块包括多个次主要存储器区块，这些次主要存储器区块各包括字线及接地选择线，这些次主要存储器区块是各自独立地控制该字线及该接地选择线。6.根据权利要求1所述的存储器装置，其特征在于，该主要存储器区块包括多个次主要存储器区块，该主要存储器区块包括多个位线、多个接地选择线与多个字线，这些位线依排列方向以其中至少两个位线为一组而分成...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71