多存储列SDRAM控制方法以及SDRAM控制器技术

本发明专利技术提供一种多存储列SDRAM控制方法以及SDRAM控制器，其在构成多存储列SDRAM的情况下，也能够防止性能的降低，并将部件个数的增加抑制为最小限。在将多个SDRAM装置的数据总线进行连接而构成的多存储列SDRAM的控制方法中，对于所述多个SDRAM装置的中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行数据的读或写。

【技术实现步骤摘要】
多存储列SDRAM控制方法以及SDRAM控制器
本专利技术涉及一种多存储列(MultiRank)的SDRAM(SynchronousDynamicRAM同步动态随机存储器)的SDRAM控制器以及多存储列SDRAM控制方法。本专利技术尤其涉及一种能够对于不仅包含数据还包含奇偶校验(Parity)、ECC(ErrorCorrectionCode：误差校正码)的存储列进行控制的SDRAM控制器以及多存储列SDRAM控制方法。
技术介绍
在需要大容量的SDRAM的情况下，有时采用所谓的多存储列结构。多存储列结构是指对SDRAM的每一条数据总线连接多个SDRAM装置的结构。另外，这里的SDRAM典型是狭义的SDR(SingleDataRate：单数据速率)的SDRAM。图19A表示了以往的单存储列(SingleRank)的存储器结构例和双存储列(DualRank)的存储器结构例的说明图。在该图的单存储列中表示了如下方式：在单存储列的存储器中，在来自处理器10的各数据线16上，每一条数据线16连接了一个SDRAM装置12。即，一条数据线16上连接有处理器10、SDRAM控制器14、一个SDRAM装置12。在该图的双存储列中表示了如下方式：在双存储列的存储器中，在来自处理器10的各数据线16上，每一条数据线上连接有两个SDRAM装置12。即，一条数据线16上连接有处理器10、SDRAM控制器14、两个SDRAM装置12。如上所述，图19A表示了处理器10-SDRAM装置12-SDRAM控制器14的连接方式。另外，还考虑了处理器10兼作SDRAM控制器14的方式，在图19B中表示了该方式。此外，还考虑了处理器10的数据总线与SDRAM控制器14的数据总线分离的方式，在图19C中表示了该方式。以往，为了实现SDRAM的多存储列结构，一般对每个存储列划分CS#(片选信号)，并仅对要访问的存储列的CS#进行断言(Assert)。图20表示了使用这样的CS#来对存储列进行控制时的电路结构图。图20表示的例子为双存储列的例子，具备第1存储列的SDRAM装置20a和第2存储列的SDRAM装置20b。并且，数据线与两个SDRAM装置20a、20b的数据线(D0～D15)均连接。存储列的选择是指通过对CS0#22a和CS1#22b中的某个片选信号进行断言，来选择第1存储列和第2存储列中的某一个。例如，根据地址的上位比特排他性地对该CS0#22a和CS1#22b进行断言。此外，在要求高可靠性的用途中，对数据附加奇偶校验、ECC的情况较多。例如，利用对64比特的数据附加8比特的奇偶校验的结构。在使用具有16比特的数据端口的SDRAM装置来实现这样的8比特的奇偶校验、ECC的情况下，在奇偶校验/ECC用SDRAM装置的16比特的数据端口中，8比特用于奇偶校验、ECC，剩余的8比特为未使用。图21表示了使用这样的CS#来对存储列进行控制时的奇偶校验/ECC用SDRAM装置的电路结构图。图21表示的例子为双存储列(DualRank)的例子，具备第1存储列的奇偶校验用SDRAM装置20c和第2存储列的奇偶校验用SDRAM装置20d。并且，数据线中的8比特(奇偶校验，DP0到DP7)与两个SDRAM装置20c、20d各自的16比特的数据端口中的8比特相连接。存储列的选择是指通过对CS0#22a和CS1#22b中的某个片选信号进行断言，来选择第1存储列和第2存储列中的某个。与图20同样地，例如根据地址的上位比特排他性地对该CS0#22a和CS1#22b进行断言。另外，如图21所示，仅将各SDRAM装置20c、20d的16比特的数据端口中的下位8比特用作奇偶校验，下位8比特未使用，被上拉(pullup)至电源电压VDD。在此，对用作奇偶校验的例子进行了说明，但ECC也同样如此。在多存储列结构的情况下，也需要存储列数量的该8比特未使用的SDRAM装置20c、20d，因此存在浪费大的课题。此外，无论是在数据的情况下还是在奇偶校验的情况下，当在访问某个存储列后，紧接着想要访问其他的存储列时，为了避免存储列之间的竞争，有时需要插入预定的权重。因此，相较于存储列为1个的情况，存在可能在性能方面不利的课题。例如，在后述的专利文献1中表示了存储模块1的存储单元2(具有64位宽的数据输入输出端子)具备与掩码信号(DQM0～DQM7)对应的被划分为各8位宽的段(segment)的数据输入输出DQ0～DQ7、DQ8～DQ15、…(专利文献1的图1、段落〔0012〕、〔0013〕)。此外，从地址的下位3比特生成掩码信号(DQM0～DQM7)(〔0017〕、图2)。此外，在专利文献2中，数据输入输出电路20根据数据掩码信号BDM0-7的逻辑，针对向存储元件MC的写入数据以及读出数据进行掩码(专利文献2的图1、段落〔0018〕、〔0027〕)。在此，存储元件MC为具有SDRAM接口的虚拟SRAM(段落〔0009〕)。即，公开了只否定(Negate)针对SDRAM的想要访问的字节的DQM信号，来进行数据的读/写的动作。此外，在专利文献3中公开了在读取时使用下位数据掩码信号(专利文献3的段落〔0046〕)。专利文献1：日本特开2008-293413号公报专利文献2：日本特开2008-021364号公报专利文献3：日本特开2008-276343号公报在以往的多存储列技术中，如上所述，使用CS#(片选信号)来选择存储列，因此为了避免存储列间的竞争有时需要插入权重，在性能方面产生不利。此外，在奇偶校验/ECC的位宽小于SDRAM装置的位宽的情况下，有时发生未使用的比特、发生浪费。
技术实现思路
本专利技术是鉴于该课题而提出的，其目的是提供一种在构成多存储列SDRAM时，也能够抑制性能降低的多存储列SDRAM控制方法。此外，同样地，目的在于提供一种在构成多存储列SDRAM的情况下，能够削减浪费的未使用数据比特的多存储列SDRAM控制方法。本专利技术的目的在于提供一种执行上述的多存储列SDRAM控制方法的SDRAM控制器。为了解决上述课题，本专利技术的原理在于：不通过CS#(片选信号)，而是通过DQM(数据掩码信号)选择进行访问的存储列。即，对每个存储列划分DQM，仅否定进行访问的存储列的DQM。DQM是能够以字节通道(Bytelane)为单位对读或写的数据进行掩码的信号。在存储器为激活状态的情况下，被断言(数据被掩码的状态)。另外，在DDR(DoubleDataRate：双数据速率)的SDRAM的情况下，相当于该DQM的信号被称为DM，是能够仅对读进行掩码的信号。典型的是，本专利技术的对象为SDR(SingleDataRate：单数据速率)的SDRAM。图1、图2表示了用于说明这样的解决原理的图。图1表示了根据数据的观点构成了双存储列(DualRank)的SDRAM时的例子。该图表示了存储列0的SDARM装置100a和存储列1的SDARM装置100b与该数据线均连接，构成2存储列结构的存储器的例子。SDARM装置100a、100b为16比特(x16)的存储器，具备针对上位8比特的数据掩码信号端子即DQMH和针对下位8比特的数据掩码信号端子即DQML。在图1的例子中，存储列0的SDRAM装置100a的D本文档来自技高网...

【技术保护点】
1.一种多存储列SDRAM控制方法，该多存储列SDRAM是将多个SDRAM装置的数据端口进行连接而构成的，其特征在于，对于所述多个SDRAM装置中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行向所述存储列的访问。

【技术特征摘要】
2017.03.23 JP 2017-0570331.一种多存储列SDRAM控制方法，该多存储列SDRAM是将多个SDRAM装置的数据端口进行连接而构成的，其特征在于，对于所述多个SDRAM装置中的各个SDRAM装置，通过仅将针对作为访问对象的存储列的SDRAM装置的数据掩码信号否定，来执行向所述存储列的访问。2.根据权利要求1所述的多存储列SDRAM控制方法，其特征在于，所述多存储列SDRAM由2的乘方的存储列数构成，通过所述多存储列SDRAM的地址的下位比特来执行存储列的选择。3.根据权利要求...

【专利技术属性】
技术研发人员：小松孝彰，
申请(专利权)人：发那科株式会社，
类型：发明
国别省市：日本,JP