时钟产生电路和电子系统技术方案

一种时钟产生电路和电子系统，时钟产生电路包括：第一充放电电路和第一电容，第一充放电电路响应于第一控制电压不同的逻辑电平，对第一电容充电或者放电；第一比较器，适于比较第一电容两端电压和参考电压，以输出第一比较电压；第二充放电电路和第二电容，第二充放电电路响应于第二控制电压不同的逻辑电平，对第二电容充电或者放电；第二比较器，适于比较第二电容两端电压和参考电压，以输出第二比较电压；双稳态锁存器，其反相和同相锁存点适于分别锁存第一和第二比较电压；自激消除电路，适于对被锁存的第一比较电压进行逻辑运算以得到第二控制电压，并对被锁存的第二比较电压进行逻辑运算以得到第一控制电压。本发明专利技术方案可消除电路自激。

【技术实现步骤摘要】
时钟产生电路和电子系统
本专利技术涉及电子电路设计领域，特别涉及一种时钟产生电路和电子系统。
技术介绍
在电子电路应用中，时钟产生电路是必不可少的电路模块之一。根据不同的应用场景需求，存在着多种类型的时钟产生电路。其中，张弛振荡器是一种常见的时钟产生电路，张弛振荡器是通过给电容周期性的充放电来决定电路输出的时钟信号频率的。现有技术中存在一种由张弛振荡器形成的时钟产生电路，其电路示意图请参见图1。图1所示的时钟产生电路100可以包括：NMOS管M1、NMOS管M2、PMOS管M3和PMOS管M4，其中，NMOS管M1和PMOS管M3的栅极接收第一控制电压sa，NMOS管M2和PMOS管M4的栅极接收第二控制电压sb；第一电容C1和第二电容C2；第一比较器Cpa和第二比较器Cpb；由反相器Naa和反相器Nab组成的双稳态锁存器101；参考电流源102和参考电压源103。其中，在正常工作状态下，所述第一控制电压sa和第二控制电压sb的电平逻辑相反，使得所述第一电容C1和第二电容C2被交替地充电，其充电电流Ir可以由所述参考电流源102提供；当所述第一电容C1两端的电压va超过所述参考电压源103输出的参考电压Vr时，所述第一比较器Cpa的输出电平逻辑翻转，同理，当所述第二电容C2两端的电压vb超过所述参考电压Vr时，所述第二比较器Cpb的输出电平逻辑翻转；所述双稳态锁存器101可以对所述第一比较器Cpa和第二比较器Cpb的输出电平逻辑进行锁存，其锁存结果分别作为所述第一控制电压sa和第二控制电压sb。所述双稳态锁存器101的两个锁存点适于输出两路互相反相的时钟信号，也即所述第一控制电压sa和第二控制电压sb。上述时钟产生电路100中存在一个潜在的反馈通路，可引起自激振荡，使得所述时钟产生电路100输出的时钟信号异常。尽管现有技术中也存在通过降低比较器的响应时间来降低上述自激振荡发生的几率，但却无法从根本上消除这种情况。
技术实现思路
本专利技术解决的技术问题是如何从根本上消除现有技术中的时钟产生电路的自激振荡。为解决上述技术问题，本专利技术实施例提供一种时钟产生电路，所述时钟产生电路包括：第一充放电电路，其控制端接收第一控制电压；第一电容，与所述第一充放电电路的输出端耦接，响应于所述第一控制电压不同的逻辑电平，所述第一充放电电路对所述第一电容充电或者放电；第一比较器，适于比较所述第一电容两端的电压和参考电压，以输出第一比较电压；第二充放电电路，其控制端接收第二控制电压；第二电容，与所述第二充放电电路的输出端耦接，响应于所述第二控制电压不同的逻辑电平，所述第二充放电电路对所述第二电容充电或者放电；第二比较器，适于比较所述第二电容两端的电压和所述参考电压，以输出第二比较电压；双稳态锁存器，具有同相锁存点和反相锁存点，所述反相锁存点适于锁存所述第一比较电压，所述同相锁存点适于锁存所述第二比较电压；还包括：自激消除电路，与所述同相锁存点和反相锁存点耦接，适于对被锁存的所述第一比较电压进行逻辑运算，以得到所述第二控制电压，并且对被锁存的所述第二比较电压进行逻辑运算，以得到所述第一控制电压。可选地，所述自激消除电路包括：第一与非门，其第一输入端耦接所述反相锁存点，其输出端输出所述第二控制电压；第二与非门，其第一输入端耦接所述同相锁存点，其输出端输出所述第一控制电压；所述第一与非门的第二输入端和所述第二与非门的第二输入端均接入使能信号。可选地，所述使能信号包括从逻辑低电平变化至逻辑高电平的上升沿。可选地，所述自激消除电路包括：第一反相器，其输入端耦接所述反相锁存点，其输出端输出所述第二控制电压；第二反相器，其输入端耦接所述同相锁存点，其输出端输出所述第一控制电压。可选地，所述第一充放电电路包括：第一开关，其控制端接收所述第一控制电压，其第一端接收参考电流，其第二端耦接所述第一充放电电路的输出端，所述第一开关在所述第一控制电压为第一逻辑电平时导通；第二开关，其控制端接收所述第一控制电压，其第一端耦接所述第一充放电电路的输出端，所述第二开关在所述第一控制电压为不同于所述第一逻辑电平的第二逻辑电平时导通。可选地，所述第二充放电电路包括：第三开关，其控制端接收所述第二控制电压，其第一端接收所述参考电流，其第二端耦接所述第二充放电电路的输出端，所述第三开关在所述第二控制电压为所述第一逻辑电平时导通；第四开关，其控制端接收所述第二控制电压，其第一端耦接所述第二充放电电路的输出端，所述第四开关在所述第二控制电压为所述第二逻辑电平时导通。可选地，所述时钟产生电路还包括：电流源，适于提供所述参考电流。可选地，所述时钟产生电路还包括：电压源，适于提供所述参考电压。为解决上述技术问题，本专利技术实施例还提供一种电子系统，包括上述时钟产生电路以及由所述时钟产生电路提供时钟信号的工作电路，其中，所述第一与非门的第二输入端和所述第二与非门的第二输入端均耦接所述工作电路的电源输入端。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术实施例的时钟产生电路包括：第一充放电电路和第一电容，所述第一充放电电路响应于第一控制电压不同的逻辑电平，对所述第一电容充电或者放电；第一比较器，适于比较所述第一电容两端电压和参考电压，以输出第一比较电压；第二充放电电路和第二电容，所述第二充放电电路响应于第二控制电压不同的逻辑电平，对所述第二电容充电或者放电；第二比较器，适于比较所述第二电容两端电压和所述参考电压，以输出第二比较电压；双稳态锁存器，其反相和同相锁存点适于分别锁存所述第一和第二比较电压；还包括：自激消除电路，适于对被锁存的第一比较电压进行逻辑运算以得到所述第二控制电压，并对被锁存的第二比较电压进行逻辑运算以得到所述第一控制电压。本专利技术实施例中，所述自激消除电路切断了用以形成自激振荡的反馈通路，从根本上消除现有技术中的时钟产生电路中的自激振荡。进一步而言，所述自激消除电路可以包括：第一与非门，其第一输入端耦接所述反相锁存点，其输出端输出所述第二控制电压；第二与非门，其第一输入端耦接所述同相锁存点，其输出端输出所述第一控制电压；所述第一与非门的第二输入端和所述第二与非门的第二输入端均接入使能信号。采用上述方案，使得本专利技术实施例电路结构简单，易于实施。进一步而言，所述使能信号可以包括从逻辑低电平变化至逻辑高电平的上升沿，当所述使能信号为逻辑低电平时，所述第一控制电压和第二控制电压为逻辑高电平，完成对本专利技术实施例时钟产生电路的初始化，当所述使能信号变为逻辑高电平时，所述第一控制电压和第二控制电压的电平逻辑依赖于所述双稳态锁存器的锁存结果。采用上述方案，可以增强电路的可靠性。进一步而言，本专利技术实施例的电子系统，可以包括所述时钟产生电路以及由所述时钟产生电路提供时钟信号的工作电路，其中，所述第一与非门的第二输入端和所述第二与非门的第二输入端均耦接所述工作电路的电源输入端。当所述工作电路被上电时，其电源输入端处的电源信号包括从逻辑低电平变化至逻辑高电平的上升沿，使得无需为所述使能信号设计额外的控制信号产生电路，易于实施。附图说明图1是现有技术中的一种张弛振荡器的电路示意图。图2是图1所示的张弛振荡器在发生自激振荡时输出的时钟信号的波形仿真图。图3是本专利技术实施例的一种时本文档来自技高网...

【技术保护点】
1.一种时钟产生电路，所述时钟产生电路包括：第一充放电电路，其控制端接收第一控制电压；第一电容，与所述第一充放电电路的输出端耦接，响应于所述第一控制电压不同的逻辑电平，所述第一充放电电路对所述第一电容充电或者放电；第一比较器，适于比较所述第一电容两端的电压和参考电压，以输出第一比较电压；第二充放电电路，其控制端接收第二控制电压；第二电容，与所述第二充放电电路的输出端耦接，响应于所述第二控制电压不同的逻辑电平，所述第二充放电电路对所述第二电容充电或者放电；第二比较器，适于比较所述第二电容两端的电压和所述参考电压，以输出第二比较电压；双稳态锁存器，具有同相锁存点和反相锁存点，所述反相锁存点适于锁存所述第一比较电压，所述同相锁存点适于锁存所述第二比较电压；其特征在于，还包括：自激消除电路，与所述同相锁存点和反相锁存点耦接，适于对被锁存的所述第一比较电压进行逻辑运算，以得到所述第二控制电压，并且对被锁存的所述第二比较电压进行逻辑运算，以得到所述第一控制电压。

【技术特征摘要】
1.一种时钟产生电路，所述时钟产生电路包括：第一充放电电路，其控制端接收第一控制电压；第一电容，与所述第一充放电电路的输出端耦接，响应于所述第一控制电压不同的逻辑电平，所述第一充放电电路对所述第一电容充电或者放电；第一比较器，适于比较所述第一电容两端的电压和参考电压，以输出第一比较电压；第二充放电电路，其控制端接收第二控制电压；第二电容，与所述第二充放电电路的输出端耦接，响应于所述第二控制电压不同的逻辑电平，所述第二充放电电路对所述第二电容充电或者放电；第二比较器，适于比较所述第二电容两端的电压和所述参考电压，以输出第二比较电压；双稳态锁存器，具有同相锁存点和反相锁存点，所述反相锁存点适于锁存所述第一比较电压，所述同相锁存点适于锁存所述第二比较电压；其特征在于，还包括：自激消除电路，与所述同相锁存点和反相锁存点耦接，适于对被锁存的所述第一比较电压进行逻辑运算，以得到所述第二控制电压，并且对被锁存的所述第二比较电压进行逻辑运算，以得到所述第一控制电压。2.根据权利要求1所述的时钟产生电路，其特征在于，所述自激消除电路包括：第一与非门，其第一输入端耦接所述反相锁存点，其输出端输出所述第二控制电压；第二与非门，其第一输入端耦接所述同相锁存点，其输出端输出所述第一控制电压；所述第一与非门的第二输入端和所述第二与非门的第二输入端均接入使能信号。3.根据权利要求2所述的时钟产生电路，其特征在于，所述使能信号包括从逻辑低电平变化至逻辑高电平的上升沿。4.根据权利要求1所述的时钟产生电路，其特征在于，...

【专利技术属性】
技术研发人员：荀本鹏，刘飞，徐丽，唐华，杨海峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31