半导体装置及其操作方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其操作方法，涉及半导体技术领域。该半导体装置包括：衬底；位于该衬底上的有源区；其中，该有源区包括：第一有源区和与该第一有源区的延伸方向平行排列的第二有源区；该第一有源区包括：连接部和在该连接部两侧的第一部分和第二部分，其中，该连接部将第一部分和第二部分连接成整体；该第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，该沟槽隔离部与该连接部相对应；以及覆盖在该沟槽隔离部和该连接部之上的第一伪栅极。本发明专利技术减小了在接触件形成过程中过刻蚀问题发生的可能性。

【技术实现步骤摘要】
半导体装置及其操作方法
本专利技术涉及半导体
，特别涉及一种半导体装置及其操作方法。
技术介绍
图1是示意性地示出现有技术中的逻辑单元(logiccell)的版图。如图1所示，相邻的单元(例如第一单元21和第二单元22)之间是以STI(ShallowTrenchIsolation，浅沟槽隔离)14相隔离的。通常在栅极层形成有伪栅极，例如在STI14之上形成一个伪栅极15。此外，图1中还示出了PMOS(P-channelMetalOxideSemiconductor，P沟道金属氧化物半导体)器件的有源区(ActiveArea，简称为AA)11和NMOS(N-channelMetalOxideSemiconductor，N沟道金属氧化物半导体)器件的有源区12，在有源区11和12上的栅极13，以及栅极、源极或漏极的接触件16。目前，通常引入SiGe(硅锗)作为PMOS器件的源极或漏极，用于提升PMOS器件的性能。
技术实现思路
本专利技术的专利技术人发现，例如对于PMOS器件，处在有源区边缘处的SiGe外延生长过程中，速率较慢，其形貌不完整，其后续的硅化物(Salicide)也会生长不规整。在接触件形成制程时，将可以发生过刻蚀情况，最终将影响器件性能。根据本专利技术的第一方面，提供了一种半导体装置，包括：衬底；位于所述衬底上的有源区；其中，所述有源区包括：第一有源区和与所述第一有源区的延伸方向平行排列的第二有源区；所述第一有源区包括：连接部和在所述连接部两侧的第一部分和第二部分，其中，所述连接部将所述第一部分和所述第二部分连接成整体；所述第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，所述沟槽隔离部与所述连接部相对应；以及覆盖在所述沟槽隔离部和所述连接部之上的第一伪栅极。在一个实施例中，所述第一伪栅极的延伸方向与所述第一有源区的延伸方向垂直。在一个实施例中，所述半导体装置还包括：基于所述第一部分形成的第一器件和基于所述第二部分形成的第二器件；所述第一器件包括：在所述第一部分上、在所述连接部的第一侧且与所述连接部距离最近的第一电极接触件，所述第二器件包括：在所述第二部分上、在所述连接部的第二侧且与所述连接部距离最近的第二电极接触件；其中，所述第二侧与所述第一侧相对。在一个实施例中，所述第一器件和所述第二器件均为PMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有NMOS器件；或者所述第一器件和所述第二器件均为NMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有PMOS器件。在一个实施例中，其中，所述第一器件和所述第二器件被电性隔离。在一个实施例中，其中，所述第一电极接触件和所述第二电极接触件连接的电压电位相等。在一个实施例中，所述衬底连接第一电压电位，所述第一伪栅极连接第二电压电位；其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；或者，在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。在一个实施例中，所述第一器件还包括：在所述第一部分上形成的第一栅极和第三电极接触件，所述第一电极接触件和所述第三电极接触件分别在所述第一栅极两侧，其中，所述第一电极接触件相比所述第三电极接触件更接近所述连接部；所述第二器件还包括：在所述第二部分上形成的第二栅极和第四电极接触件，所述第二电极接触件和所述第四电极接触件分别在所述第二栅极两侧，其中，所述第二电极接触件相比所述第四电极接触件更接近所述连接部。在一个实施例中，所述第一有源区包括：位于所述连接部两侧的第一边缘和第二边缘；所述半导体装置还包括：覆盖在所述第一边缘上的第二伪栅极和覆盖在所述第二边缘上的第三伪栅极。在一个实施例中，所述第二伪栅极和所述第三伪栅极还覆盖在所述第二有源区的边缘上。在本专利技术中，由于第一有源区中，连接部将第一部分和第二部分连接在一起，因此第一部分和第二部分之间没有出现沟槽隔离结构，从而在第一有源区上外延形成源极或漏极时，在连接部分附近不会出现某个晶面刻蚀不完整的现象，因此，可以在连接部附近形成完整的源极或漏极，从而减小了在接触件形成过程中过刻蚀问题发生的可能性。进一步地，通过对第一器件和第二器件进行电性隔离，可以减小漏电流，从而可以提高器件性能。根据本专利技术的第二方面，提供了一种半导体装置的操作方法，包括：提供如前所述半导体装置；以及对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离。在一个实施例中，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：对所述第一电极接触件和所述第二电极接触件施加相等的电压电位。在一个实施例中，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：对所述衬底施加第一电压电位；以及对所述第一伪栅极施加第二电压电位；其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；或者，在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。在上述方法中，通过对半导体装置中的第一器件和第二器件执行电性隔离，从而可以减小漏电流，提高器件性能。附图说明构成说明书的一部分的附图描述了本专利技术的实施例，并且连同说明书一起用于解释本专利技术的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本专利技术，其中：图1是示意性地示出现有技术中的逻辑单元的版图。图2A至图2C是示意性地示出现有技术中制造逻辑单元过程中若干阶段的结构的横截面图。图3A是示意性地示出根据本专利技术一个实施例的半导体装置的俯视图。图3B是示意性地示出沿着图3A中线B-B’截取的结构的横截面图。图4是示出根据本专利技术一个实施例的半导体装置的操作方法的流程图。具体实施方式现在将参照附图来详细描述本专利技术的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本专利技术的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本专利技术及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。图2A至图2C是示意性地示出现有技术中制造逻辑单元过程中若干阶段的结构的横截面图。图2A、图2B和图2C所示出结构的横截面图是沿着图1中线A-A’的方向截取的。本专利技术的专利技术人在研究逻辑单元的制造过程中，发现如下情况：如图2A所示，栅极13到有源区的边缘的距离d较小。如图2B所示，在生长SiGe之前，需要对有源区进行刻蚀，这时会露出硅的(111)和(100)晶面，且靠近STI14一侧的(111)晶面是不完整的。如图2C所示，由于(111)晶面的不本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，包括：衬底；位于所述衬底上的有源区；其中，所述有源区包括：第一有源区和与所述第一有源区的延伸方向平行排列的第二有源区；所述第一有源区包括：连接部和在所述连接部两侧的第一部分和第二部分，其中，所述连接部将所述第一部分和所述第二部分连接成整体；所述第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，所述沟槽隔离部与所述连接部相对应；以及覆盖在所述沟槽隔离部和所述连接部之上的第一伪栅极。

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：衬底；位于所述衬底上的有源区；其中，所述有源区包括：第一有源区和与所述第一有源区的延伸方向平行排列的第二有源区；所述第一有源区包括：连接部和在所述连接部两侧的第一部分和第二部分，其中，所述连接部将所述第一部分和所述第二部分连接成整体；所述第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，所述沟槽隔离部与所述连接部相对应；以及覆盖在所述沟槽隔离部和所述连接部之上的第一伪栅极。2.根据权利要求1所述的半导体装置，其特征在于，所述第一伪栅极的延伸方向与所述第一有源区的延伸方向垂直。3.根据权利要求1所述的半导体装置，其特征在于，还包括：基于所述第一部分形成的第一器件和基于所述第二部分形成的第二器件；所述第一器件包括：在所述第一部分上、在所述连接部的第一侧且与所述连接部距离最近的第一电极接触件，所述第二器件包括：在所述第二部分上、在所述连接部的第二侧且与所述连接部距离最近的第二电极接触件；其中，所述第二侧与所述第一侧相对。4.根据权利要求3所述的半导体装置，其特征在于，所述第一器件和所述第二器件均为P沟道金属氧化物半导体PMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有N沟道金属氧化物半导体NMOS器件；或者所述第一器件和所述第二器件均为NMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有PMOS器件。5.根据权利要求3所述的半导体装置，其特征在于，其中，所述第一器件和所述第二器件被电性隔离。6.根据权利要求4所述的半导体装置，其特征在于，其中，所述第一电极接触件和所述第二电极接触件连接的电压电位相等。7.根据权利要求4所述的半导体装置，其特征在于，所述衬底连接第一电压电位，所述第一伪栅极连接第二电压电位；其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第...

【专利技术属性】
技术研发人员：孙沿林，郭守柱，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31