半导体存储装置制造方法及图纸

实施方式提供一种可靠性较高的半导体存储装置。实施方式的半导体存储装置具备基板、电路部、层叠体、至少1个柱状部件、元件分离部和至少1个第1支承部件。上述电路部设在上述基板上，具有配线层。上述层叠体设在上述电路部上，具有相互分离而被层叠、且在沿着上述基板的上表面的第1方向上延伸的多个电极膜。上述柱状部件与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头。上述元件分离部设在上述层叠体内，在上述第1方向及上述层叠方向上延伸。上述第1支承部件设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。

【技术实现步骤摘要】
半导体存储装置本申请主张以日本专利申请第2017－48591号(申请日：2017年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术涉及半导体存储装置。
技术介绍
在三维构造的半导体存储装置中，在基板上设有交替地层叠有绝缘膜和电极膜的层叠体，设有将层叠体贯穿的沟道。并且，在电极膜与沟道的交叉部分形成存储单元。此外，为了实现进一步的高集成化，在基板与层叠体之间配置有控制存储单元的控制电路，经由层叠体内的贯通导通孔向控制电路供给电位。在这样的半导体存储装置中，有在贯通导通孔的附近层叠体的构造强度容易下降、层叠体变形的问题。
技术实现思路
本专利技术提供一种可靠性较高的半导体存储装置。有关技术方案的半导体存储装置具备基板、电路部、层叠体、至少1个柱状部件、元件分离部和至少1个第1支承部件。上述电路部设在上述基板上，具有配线层。上述层叠体设在上述电路部上，具有相互分离而被层叠、在沿着上述基板的上表面的第1方向上延伸的多个电极膜。上述柱状部件与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头。上述元件分离部设在上述层叠体内，在上述第1方向及上述层叠方向上延伸。上述第1支承部件设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。附图说明图1是表示有关第1实施方式的半导体存储装置的平面图。图2(a)及图2(b)是图1的A1－A2线及B1－B2线的剖视图。图3是图2(a)的区域A的放大图。图4是有关第1实施方式的半导体存储装置的一部分的平面图。图5是图4的C1-C2线的剖视图。图6是表示有关第1实施方式的半导体存储装置的制造方法的平面图。图7是表示有关第1实施方式的半导体存储装置的制造方法的平面图。图8是表示有关第1实施方式的半导体存储装置的制造方法的平面图。图9是表示有关第1实施方式的半导体存储装置的制造方法的平面图。图10是表示有关第1实施方式的半导体存储装置的制造方法的平面图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而以相互的尺寸或比率不同的方式表示的情况。另外，在本说明书和各图中，对与关于已出现的图的上述内容同样的要素赋予相同的标号，并适当省略详细的说明。(第1实施方式)图1是表示半导体存储装置1的平面图。图2(a)及图2(b)是图1的A1－A2线及B1－B2线的剖视图。图3是图2(a)的区域A的放大图。如图1、图2(a)及图2(b)所示，在半导体存储装置1中，设有包含硅(Si)等的基板10。以下，在本说明书中，为了说明的方便而采用XYZ正交坐标系。设相对于基板10的上表面10a平行且相互正交的2个方向为“X方向”及“Y方向”，设相对于上表面10a垂直的方向为“Z方向”。如图1所示，在半导体存储装置1中，设有贯通导通孔区域Rv、单元区域Rc和周边区域Rs。在贯通导通孔区域Rv中设有多个贯通导通孔44(触头)。单元区域Rc位于贯通导通孔区域Rv的X方向两侧。在单元区域Rc中，设有包括多个存储单元的存储单元阵列。周边区域Rs位于单元区域Rc的周围。在周边区域Rs中设有行解码器等的控制电路20A。例如，控制电路20A位于单元区域Rc的X方向单侧。如图2(a)及图2(b)所示，在单元区域Rc及贯通导通孔区域Rv中，在基板10的上部有选择地设有STI(ShallowTrenchIsolation)12。由STI12将基板10的上部划区为多个半导体区域13。在半导体区域13内设有源极层14及漏极层15。在基板10上、源极层14与漏极层15之间的区域的正上方区域中，设有栅极绝缘膜16及栅极电极17。由此，在基板10的上表面10a上形成了多个场效应型的晶体管18。在基板10上，例如设有包含硅氧化物(SiO)的层间绝缘膜60。在层间绝缘膜60内设有多个配线层22。在基板10与最下层的配线层22之间连接着触头23。在Z方向上隔离的配线层22间，连接着导通孔24。由晶体管18、配线层22、触头23及导通孔24构成读出放大器等的控制电路20B。在最上层的配线层22上设有埋入源极线31。埋入源极线31例如是具有包含钨(W)的下层部分和包含硅的上层部分的2层膜。埋入源极线31在X方向上被分为多个部分，被配置在贯通导通孔区域Rv及单元区域Rc中。对于埋入源极线31，从控制电路20B供给电位。在埋入源极线31上设有层叠体32。在层叠体32中，沿着Z方向交替地层叠着例如包含硅氧化物的绝缘膜33和包含钨的电极膜34。如图1所示，在层叠体32内设有多个元件分离部36。例如，元件分离部36的下端接触在埋入源极线31上(参照图5)。元件分离部36的形状是沿着XZ平面展开的板状。通过元件分离部36，层叠体32在Y方向上被截断为多个部分，电极膜34的形状为在X方向上延伸的配线状。在元件分离部36上，作为源极线的一部分而设有与埋入源极线31连接的配线部。在此情况下，在元件分离部36上，设有配线部和设在配线部的两侧面上的绝缘膜。元件分离部36也可以由包含硅氧化物等的绝缘膜构成。在沿Y方向相邻的元件分离部36间，设有沿X方向延伸的绝缘部件37。绝缘部件37例如位于在Y方向上相邻的元件分离部36间的中央。绝缘部件37被配置在层叠体32的上部内，将从上起1层以上的电极膜34分别截断为2个。该截断的电极膜34作为上部选择栅极线发挥功能。在图1的例子中，绝缘部件37将从上起3层的电极膜34截断。如图1及图2(a)所示，在单元区域Rc中，设有正台阶区域Rs1、柱配置区域Rp、伪台阶区域Rs2，沿着X方向按此顺序排列。即，在柱配置区域Rp的X方向两侧配置有正台阶区域Rs1及伪台阶区域Rs2。在柱配置区域Rp中，在层叠体32内设有多个在Z方向上延伸的柱状部CL。如图1所示，柱状部CL在元件分离部36与绝缘部件37之间配置有多列、例如4列。如图3所示，柱状部CL具有绝缘芯部40、硅柱41及存储器膜42。绝缘芯部40例如包含硅氧化物。硅柱41设在绝缘芯部40的周围。硅柱41例如包含硅，其形状是下端部闭塞的圆筒形。在硅柱41中，下端连接在埋入源极线31上，上端到达层叠体32的上表面。存储器膜42具有隧道绝缘膜42a、电荷储存膜42b及块绝缘膜42c。隧道绝缘膜42a设在硅柱41的侧面上。隧道绝缘膜42a例如包含硅氧化物。电荷储存膜42b设在隧道绝缘膜42a的侧面上。电荷储存膜42b是用来储存电荷的膜，例如包含硅氮化物(SiN)。块绝缘膜42c设在电荷储存膜42b的侧面上。块绝缘膜42c例如包含硅氧化物。在柱状部CL上，设有多个沿Y方向延伸的比特线，柱状部CL的硅柱41经由触头连接在比特线上。另外，在图1中，没有图示被配置在比层叠体32靠上方的构成要素。在正台阶区域Rs1及伪台阶区域Rs2中，层叠体32的形状为在电极膜34上形成有台阶39的台阶状。在正台阶区域Rs1中，在台阶39的正上方区域中设有触头(未图示)，连接在形成台阶39的电极膜34上。电极膜34经由触头连接在控制电路20A上。另一方面，在本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于，具备：基板；电路部，设在上述基板上，具有配线层；层叠体，设在上述电路部上，具有相互分离而被层叠、在沿着上述基板的上表面的第1方向上延伸的多个电极膜；至少1个柱状部件，与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头；元件分离部，设在上述层叠体内，在上述第1方向及上述层叠方向上延伸；以及至少1个第1支承部件，设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件分离部上。

【技术特征摘要】
2017.03.14 JP 2017-0485911.一种半导体存储装置，其特征在于，具备：基板；电路部，设在上述基板上，具有配线层；层叠体，设在上述电路部上，具有相互分离而被层叠、在沿着上述基板的上表面的第1方向上延伸的多个电极膜；至少1个柱状部件，与上述配线层接触，具有在上述层叠体内在上述多个电极膜的层叠方向上延伸的触头；元件分离部，设在上述层叠体内，在上述第1方向及上述层叠方向上延伸；以及至少1个第1支承部件，设在上述层叠体内，在上述层叠方向上延伸，位于与上述第1方向交叉且沿着上述基板的上表面的第2方向的上述元件...

【专利技术属性】
技术研发人员：伊藤祥代，面高亚衣，织田达广，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP