半导体装置封装及其制造方法制造方法及图纸

一种半导体装置封装，其包含：第一电路层、至少一个电子组件、第一模制层、电子组件和第二模制层。所述至少一个电子组件安置在所述第一电路层的第一表面上方并且电连接到所述第一电路层。所述第一模制层安置在所述第一电路层的所述第一表面上方。所述第一模制层囊封所述至少一个电子组件的边缘，并且所述第一模制层的下表面和所述至少一个电子组件的下表面是基本上共平面的。所述电子组件安置在所述第一电路层的第二表面上方并且电连接到所述第一电路层。所述第二模制层安置在所述第一电路层的第二表面上方并且囊封所述电子组件。

【技术实现步骤摘要】
半导体装置封装及其制造方法
本专利技术涉及半导体装置封装及其制造方法，并且更确切地说涉及包含安置在电路层的两个相对表面上方的具有不同热膨胀系数的两个模制层的半导体装置封装及其制造方法。
技术介绍
三维(3D)半导体装置封装可以经受翘曲，这是由于其在结构性层之间的不对称结构和特性失配，例如，热膨胀系数(CTE)的失配。为了缓解翘曲，可增加半导体封装的厚度。然而，半导体装置封装的厚度的增大带来了与电子产品大小的最小化趋势的冲突。
技术实现思路
在一些实施例中，半导体装置封装包含：第一电路层、至少一个电子组件、第一模制层、电子组件和第二模制层。第一电路层包含第一表面以及与第一表面相对的第二表面。至少一个电子组件安置在第一电路层的第一表面上方并且电连接到第一电路层。第一模制层安置在第一电路层的第一表面上方。第一模制层囊封至少一个电子组件的边缘，并且第一模制层的下表面和至少一个电子组件的下表面是基本上共平面的。电子组件安置在第一电路层的第二表面上方并且电连接到第一电路层。第二模制层安置在第一电路层的第二表面上方并且囊封电子组件。在一些实施例中，半导体装置封装包含：第一电路层、至少一个电子组件、第一模制层、电子组件和第二模制层。第一电路层包含第一表面以及与第一表面相对的第二表面。至少一个电子组件安置在第一电路层的第一表面上方并且电连接到第一电路层。第一模制层安置在第一电路层的第一表面上方。第一模制层囊封至少一个电子组件。电子组件安置在第一电路层的第二表面上方并且电连接到第一电路层。第二模制层安置在第一电路层的第二表面上方并且囊封电子组件。第一模制层的热膨胀系数(CTE)不同于第二模制层的CTE。在一些实施例中，制造半导体装置封装的方法包含：在载体上方安置至少一个电子组件；在载体上方安置第一模制层以囊封至少一个电子组件；在第一模制层和至少一个电子组件上方安置第一电路层；在第一电路层上方安置电子组件；以及在第一电路层上方安置第二模制层以囊封电子组件。附图说明当结合附图阅读时，从以下具体实施方式最好地理解本专利技术的一些实施例的方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。图1是根据本专利技术的一些实施例的半导体装置封装的截面图；图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H说明根据本专利技术的一些实施例的半导体装置封装的制造方法的实例；图3是根据本专利技术的一些实施例的半导体装置封装的截面图；图4A、图4B、图4C、图4D、图4E和图4F说明根据本专利技术的一些实施例的半导体装置封装的制造方法的实例；图5是根据本专利技术的一些实施例的半导体装置封装的截面图；以及图6A、图6B、图6C和图6D说明根据本专利技术的一些实施例的半导体装置封装的制造方法的实例。具体实施方式以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以解释本专利技术的某些方面。当然，这些仅仅是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本专利技术可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上方”、“在……之下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本专利技术的实施例的优点不因此布置而有偏差。以下描述涉及半导体装置封装。在一些实施例中，半导体装置封装包含：电路层，其具有第一表面和第二表面；电子组件，其在第一表面上方；第一模制层，其在第一表面上方；电气组件，其在第二表面上方；以及第二模制层，其在第二表面上方，其中电子组件的下表面和第一模制层的下表面是基本上共平面的。在一些实施例中，第一模制层的热膨胀系数(CTE)不同于第二模制层的CTE。以下描述还涉及制造半导体装置封装的方法，如下文所论述。图1是根据本专利技术的一些实施例的半导体装置封装1的截面图。如图1中所示，半导体装置封装1包含第一电路层20、至少一个电子组件12、第一模制层14、一或多个电子组件24和第二模制层28。第一电路层20包含第一表面201以及与第一表面201相对的第二表面202。在一些实施例中，第一电路层20包含再分布层(RDL)，所述再分布层经配置以重新布置电子组件24的输入/输出(I/O)触点。在一些实施例中，第一电路层20包含堆叠在彼此上的一或多个导电布线层和一或多个介电层。在一些实施例中，接近第一表面201或第二表面202的导电布线层被配置为接合垫，例如，突块下金属层(UBM)。至少一个电子组件12安置在第一电路层20的第一表面201上方并且电连接到第一电路层20。在一些实施例中，电子组件12包含导电柱、导电桩、导电垫或类似物。电子组件12的材料包含例如铜或类似物的金属、例如铜合金的合金或任何其它合适的导电材料。第一模制层14安置在第一电路层20的第一表面201上方，并且第一模制层14囊封至少一个电子组件12。在一些实施例中，第一模制层14囊封至少一个电子组件12的边缘12E，但是暴露至少一个电子组件12的下表面12B。在一些实施例中，第一模制层14的下表面14B和至少一个电子组件12的下表面12B基本上共平面。在一些实施例中，第一模制层14包含填充物14F，并且第一模制层14中的填充物14F中的至少一个具有邻近于第一模制层14的下表面14B的切割平面。电子组件24安置在第一电路层20的第二表面202上方并且电连接到第一电路层20。在一些实施例中，电子组件24包含半导体裸片，所述半导体裸片包含形成或安置于其中的集成电路(IC)。在一些实施例中，电子组件24包含(但不限于)：有源组件，例如，专用IC(ASIC)；存储器组件，例如，高带宽存储器(HBM)组件或另一有源组件；和/或无源组件，例如，电容器、电感器、电阻器或类似物。在一些实施例中，电子组件24是通过贴片技术(SMT)安装在第一电路层20的第二表面202上的倒装芯片组件。借助于实例，在一些实施例中，电子组件24经由导电凸块23(例如，焊料凸块、焊料球、焊料膏或类似物)接合在第二表面202上。第二模制层28安置在第一电路层20的第二表面202上方并且囊封电子组件24。在一些实施例中，第二模制层28覆盖电子组件24的边缘和上表面。在一些实施例中，第一模制层14的CTE不同于第二模制层28的CTE。第一模制层14的CTE与第二模制层28的CTE之间的关系经配置以匹配以便缓解翘曲。在一些实施例中，第一模制层14的CTE大于第二模制层28的CTE。第一模制层14与第二模制层28之间的CTE差异可以通过选择不同类型或材料的第一模制层14和第二模制层28、通过选择不同材料或大小的第一模制层14和本文档来自技高网...

【技术保护点】
1.一种半导体装置封装，其包括：第一电路层，其包含第一表面以及与所述第一表面相对的第二表面；至少一个电子组件，其安置在所述第一电路层的所述第一表面上方并且电连接到所述第一电路层；第一模制层，其安置在所述第一电路层的所述第一表面上方，其中所述第一模制层囊封所述至少一个电子组件的边缘，并且所述第一模制层的下表面和所述至少一个电子组件的下表面是基本上共平面的；电子组件，其安置在所述第一电路层的所述第二表面上方并且电连接到所述第一电路层；以及第二模制层，其安置在所述第一电路层的所述第二表面上方并且囊封所述电子组件。

【技术特征摘要】
2017.03.09 US 15/454,5201.一种半导体装置封装，其包括：第一电路层，其包含第一表面以及与所述第一表面相对的第二表面；至少一个电子组件，其安置在所述第一电路层的所述第一表面上方并且电连接到所述第一电路层；第一模制层，其安置在所述第一电路层的所述第一表面上方，其中所述第一模制层囊封所述至少一个电子组件的边缘，并且所述第一模制层的下表面和所述至少一个电子组件的下表面是基本上共平面的；电子组件，其安置在所述第一电路层的所述第二表面上方并且电连接到所述第一电路层；以及第二模制层，其安置在所述第一电路层的所述第二表面上方并且囊封所述电子组件。2.根据权利要求1所述的半导体装置封装，其进一步包括：第二电路层，其安置在所述第二模制层上方；以及至少一个互连件，其安置在所述第一电路层与所述第二电路层之间，通过所述第二模制层囊封，并且电连接到所述第一电路层和所述第二电路层。3.根据权利要求1所述的半导体装置封装，其进一步包括安置在所述电子组件上方并且电连接到所述电子组件的至少一个电触点。4.一种半导体装置封装，其包括：第一电路层，其包含第一表面以及与所述第一表面相对的第二表面；至少一个电子组件，其安置在所述第一电路层的所述第一表面上方并且电连接到所述第一电路层；第一模制层，其安置在所述第一电路层的所述第一表面上方并且封装所述至少一个电子组件；电子组件，其安置在所述第一电路层的所述第二表面上方并且电连接到所述第一电路层；以及第二模制层，其安置在所述第一电路层的所述第二表面上方并且囊封所述电子组件，其中所述第一模制层的热膨胀系数CTE不同于所述第二模制层的CTE。5.根据权利要求4所述的半导体装置封装，其中所述第一模制层的所述CTE大于所述第二模制层的所述CTE。6.根据权利要求5所述的半导体装置封装，其中所述第一模制层和所述第二模制层选自薄膜模制化合物、液体模制化合物或粒状模制化合物。7.根据权利要求6所述的半导体装置封装，其中所述第一模制层包含所述薄膜模制化合物，并且所述第二模制层包含所述液体模制化合物或所述粒状模制化合物。8.根据权利要求5所述的半导体装置封装，其中所述第一模制层和所述第二模制层包含不同的模制材料。9.根据权利要求8所述的半导体装置封装，其中所述第一模制层包含味之素累积薄膜ABF，并且所述第二模制层...

【专利技术属性】
技术研发人员：陈天赐，陈光雄，王圣民，王奕程，许文政，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71