【技术实现步骤摘要】
存储器加载和算术加载单元(ALU)融合相关申请的交叉引用本申请要求于2017年3月14日提交的标题为“MEMORYLOADANDARITHMETICLOADUNIT(ALU)FUSING”的美国临时专利申请No.62/471,353以及2017年6月2日提交的标题为“MEMORYLOADANDARITHMETICLOADUNIT(ALU)FUSING”的美国专利申请No.15/612,963的优先权,在先申请的内容通过引用合并于此。
本说明书涉及计算机体系结构,并且更具体地涉及存储器加载和算术加载单元(ALU)融合体系结构。
技术介绍
处理器(例如中央处理单元(CPU)或核)执行各种类型的指令。两种典型的指令类型包括存储器加载(LD)指令和算术或数学指令(例如加法(ADD)指令)。通常,为了实现高性能的处理器执行,希望保持这些指令的延迟(1ateney)较小。加载指令或运算通常在与一级数据(L1D)高速缓存直接接口的加载/存储单元(LSU)中执行。而数学运算(例如,ADD)通常在算术逻辑单元(ALU)或其他数学执行单元(例如,浮点单元(FPU))中执行。大多数处理器中的加载指令的延迟通常在3到5个周期之间变化。通常,这样的多周期延迟包括各种复杂运算,这些运算包括例如转换后备缓冲器(TLB)地址查找、L1D高速缓存标签索引查找、标签物理地址比较、L1D高速缓存数据读取以及数据值的对齐更新。由于数据经常从对齐到特定字节边界(例如特定字长)的数据高速缓存中读出,所以经常涉及对齐更新。然而,实际请求的存储器地址可能不发生在该预定义的字节边界处(例如,它可能发生在一 ...
【技术保护点】
1.一种加载单元,包括:加载电路,被配置为从存储器加载至少一个数据;对齐电路,被配置为对齐所述数据以生成对齐数据;数学运算执行电路,被配置为生成预定数学运算的结果,其中所述数据作为操作数;并且其中,所述加载单元被配置为,如果活动指令与所述预定数学运算相关联,则旁路所述对齐电路并将所述数据直接输入到所述数学运算执行电路。
【技术特征摘要】
2017.03.14 US 62/471,353;2017.06.02 US 15/612,9631.一种加载单元,包括:加载电路,被配置为从存储器加载至少一个数据;对齐电路,被配置为对齐所述数据以生成对齐数据;数学运算执行电路,被配置为生成预定数学运算的结果,其中所述数据作为操作数;并且其中,所述加载单元被配置为,如果活动指令与所述预定数学运算相关联,则旁路所述对齐电路并将所述数据直接输入到所述数学运算执行电路。2.根据权利要求1所述的加载单元,其中所述数学运算执行电路包括多个相同的组合逻辑电路,其中所述多个相同的组合逻辑电路中的每一个被配置为对所述数据的相应版本进行相同的数学运算,其中所述数据的各相应版本中的每一个包括所述数据的多个对齐中的一个。3.根据权利要求2所述的加载单元,其中所述数学运算执行电路包括:对齐选择器,被配置为至少基于所述数据的相应版本的对齐,选择所述多个相同的组合逻辑电路的哪一个输出与所述结果相关联。4.根据权利要求1所述的加载单元,其中所述数学运算执行电路被配置为:在所述数据的多个对齐变体之间进行选择;将选定的所述数据的对齐变体输入到组合逻辑电路;以及所述组合逻辑电路被配置为通过至少对选定的所述数据的对齐变体进行数学运算来生成所述结果。5.根据权利要求1所述的加载单元,其中,所述对齐电路和所述数学运算执行电路并行布置。6.根据权利要求1所述的加载单元,其中,所述预定数学运算包括加法。7.根据权利要求1所述的加载单元,其中,所述数学运算执行电路被配置为相比于如下操作以更少的延迟来生成所述结果:生成所述对齐数据、将所述对齐数据传递给也执行所述预定数学运算的执行单元以及由所述执行单元生成所述结果的所述执行单元的版本。8.根据权利要求1所述的加载单元,其中如果所述活动指令指示要进行加载操作和所述预定数学运算两者,则所述活动指令使所述加载单元旁路所述对齐电路。9.根据权利要求1所述的加载单元,其中所述加载单元被配置为,如果流水线管理电路指示所述活动指令与所述预定数学运算相关联,则旁路所述对齐电路。10.一种系统,包括:数学执行单元,包括组合逻辑电路,并被配置为基于指令和至少一个数据来进行多个逻辑运算;以及组合式加载-存储/数学单元,被配置为:从存储器加载数据;并且基于活动指令,基于所述数据进行所述多个逻辑运算中的预定的一个逻辑运算,其中,所述系统被配置为,如果所述活动指令至少与所述多个逻辑运算中的所述预定的一个逻辑运算相关联,则分配所述...
【专利技术属性】
技术研发人员:拉玛·S·戈帕尔,保罗·E·凯特金,卡迪克·孙达拉姆,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国,KR
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