兼容IEEE802．11n标准的LDPC编码系统及方法、LDPC编码器技术方案

本发明专利技术属于用数据表示中的冗余项检错或前向纠错技术领域，公开了一种兼容IEEE 802.11n标准的LDPC编码系统及方法，Z比特寄存器模块、参数控制模块、桶形移位模块、校验位p0计算模块、编码中间信息λ计算模块、校验位pi计算模块、校验位pi’计算模块、信息位mj与校验位pi缓存模块、校验位pi’缓存模块、编码输出模块。通过增加一个二输入异或加法器和一个寄存器，可以实现编码器两路并行编码，大幅度缩短LDPC编码器的编码时延，从而实现吞吐率的增加。本发明专利技术使用了并行计算的思想，增加了少量的硬件资源消耗，换取了编码器吞吐率的大幅度提升；使用的编码算法复杂度低，吞吐率高，适合于硬件实现。

【技术实现步骤摘要】
兼容IEEE802.11n标准的LDPC编码系统及方法、LDPC编码器
本专利技术属于用数据表示中的冗余项检错或前向纠错
，尤其涉及一种兼容IEEE802.11n标准的LDPC编码系统及方法、LDPC编码器。
技术介绍
目前，业内常用的现有技术是这样的：LDPC码的全称是LowDensityParityCheck，自1960年被提出以来，就被证明是一种纠错性能接近香农限的好码。由于LDPC码性能优良、编译码复杂度较低并且适合于硬件实现，因此越来越多的通信系统选择LDPC码作为信道编码方案，近年来应用广泛的IEEE802.11n标准使用的就是LDPC码。现有技术一《EfficientencodingofIEEE802.11nLDPCcodes》提出了一种兼容IEEE802.11n标准的高效编码算法，降低了编码复杂度；并基于此算法提出了一种高吞吐率的编码器结构。该编码器的不足之处是，在FPGA实现时，该编码器结构需要在同一个时钟内进行12次81bit的向量与向量加法，这样做不仅需要消耗大量的加法器和循环移位寄存器等硬件资源，还会导致编码器的鲁棒性和最大支持时钟速率大大降低。现有技术二《LowcostencodingofIEEE802.11n》从优化资源消耗入手，对现有技术一的编码器结构进行改进。结果表明，现有技术二提出的低复杂度编码器结构硬件资源消耗降低约85％，但是作为代价，编码器的吞吐率只有原来的30％。综上所述，现有技术存在的问题是：(1)现有技术一提出的编码器结构吞吐率高但是资源消耗过高，不适合实际应用。(2)现有技术二提出的编码器结构的吞吐率偏低。解决上述技术问题的难度和意义：难度：为了解决现有技术存在的问题，需要对编码器结构进行改进，既不能明显增加编码器的实现复杂度和硬件资源占用，又要取得吞吐率的提升。意义：随着无线局域网络的迅速发展，IEEE802.11n标准也被广泛应用。设计一种低复杂度高吞吐率的LDPC编码器方案既能够满足无线通信系统对吞吐率的要求，又能降低芯片的设计成本，具有十分广阔的应用前景。
技术实现思路
针对现有技术存在的问题，本专利技术提供了一种兼容IEEE802.11n标准的LDPC编码系统及方法、LDPC编码器。本专利技术是这样实现的，一种兼容IEEE802.11n标准的LDPC编码系统，所述兼容IEEE802.11n标准的LDPC编码系统包括：Z比特寄存器模块，用于对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2；桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位；校验位p0计算模块，用于计算校验位p0；编码中间信息λ计算模块，用于计算编码中间信息λ；校验位pi计算模块，用于计算校验位pi；校验位pi’计算模块，用于计算校验位pi’；信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi；校验位pi’缓存模块，用于顺序存储校验位pi’；编码输出模块，用于从信息位mj与校验位pi缓存模块和校验位pi’缓存模块顺序地输出mj、pi和pi’，完成编码。进一步，所述校验位p0计算模块包含二输入异或加法器和Z比特寄存器模块；二输入异或加法器，用于计算桶形移位后的Z比特信息位与Z比特寄存器从最高位到最低位按位相加的值；Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。进一步，所述编码中间信息λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块；二输入异或加法器，用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；编码中间信息λ缓存模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。进一步，所述校验位pi计算模块包含二输入异或加法器和Z比特寄存器模块；二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。进一步，所述校验位pi’计算模块包含二输入异或加法器和Z比特寄存器模块；二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。本专利技术的另一目的在于提供一种所述的兼容IEEE802.11n标准的LDPC编码系统的兼容IEEE802.11n标准的LDPC编码方法，所述兼容IEEE802.11n标准的LDPC编码方法包括以下步骤：步骤一，对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；步骤二，生成LDPC校验矩阵的地址参数s1和s2；步骤三，按照地址参数s1对Z比特的信息位进行移位；步骤四，计算校验位p0；计算编码中间信息λ；计算校验位pi；计算校验位pi’；步骤五，顺序存储信息位mj与校验位pi；顺序存储校验位pi’；步骤六，顺序地输出mj、pi和pi’，完成编码。本专利技术的另一目的在于提供一种应用所述兼容IEEE802.11n标准的LDPC编码系统的LDPC编码器。综上所述，本专利技术的优点及积极效果为：改进型编码器增加了7.7％的寄存器资源和7.0％的查找表资源消耗，引入了双路并行编码计算结构。如图5所示，编码时延缩短45.5％，大幅度提升了校验位计算速度。又如表1所示，与现有技术二相比，改进型编码器在4种码率下分别获得了30.9％、27.7％、20.5％、18.4％的吞吐率提升。附图说明图1是本专利技术实施例提供的兼容IEEE802.11n标准的LDPC编码系统结构示意图；图中：1、Z比特寄存器模块；2、参数控制模块；3、桶形移位模块；4、校验位p0计算模块；5、编码中间信息λ计算模块；6、校验位pi计算模块；7、校验位pi’计算模块；8、信息位mj与校验位pi缓存模块；9、校验位pi’缓存模块；10、编码输出模块。图2是本专利技术实施例提供的兼容IEEE802.11n标准的LDPC编码方法流程图。图3是本专利技术实施例提供的兼容IEEE802.11n标准的LDPC编码方法实现流程图。图4是本专利技术实施例提供的LDPC编码器的结构框图。图5是本专利技术实施例提供的LDPC编码器与待改进编码器的硬件时序对比图。图6是本专利技术实施例提供的LDPC编码器与待改进编码器Modelsim仿真对比图。表1是本专利技术实施例提供的LDPC编码器与待改进编码器资源占用和吞吐率的对比。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术对低复杂度编码器结构进行改进，以实现在少量增加编码器硬件资源消耗的基础上大幅度提高编码器的吞吐率。如图1所示，本专利技术实施例提供的兼容IEEE802.11n标准的LDPC编码系统包括：Z比特寄存器(Register1)模块1，用于对低密度奇偶校验码(LDPC)输入编码器的每Z个比特信息位按顺序进行缓存。当码长为1944时，Z＝81；当码长为1296时，Z＝54；当码长为648时，Z＝27。参数控制模块2，用于生成LDPC校验矩阵的地址参数s1和s本文档来自技高网...

【技术保护点】
1.一种兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述兼容IEEE 802.11n标准的LDPC编码系统包括：Z比特寄存器模块，用于对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2；桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位；校验位p0计算模块，用于计算校验位p0；编码中间信息λ计算模块，用于计算编码中间信息λ；校验位pi计算模块，用于计算校验位pi；校验位pi’计算模块，用于计算校验位pi’；信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi；校验位pi’缓存模块，用于顺序存储校验位pi’；编码输出模块，用于从信息位mj与校验位pi缓存模块和校验位pi’缓存模块顺序地输出mj、pi和pi’，完成编码。

【技术特征摘要】
1.一种兼容IEEE802.11n标准的LDPC编码系统，其特征在于，所述兼容IEEE802.11n标准的LDPC编码系统包括：Z比特寄存器模块，用于对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2；桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位；校验位p0计算模块，用于计算校验位p0；编码中间信息λ计算模块，用于计算编码中间信息λ；校验位pi计算模块，用于计算校验位pi；校验位pi’计算模块，用于计算校验位pi’；信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi；校验位pi’缓存模块，用于顺序存储校验位pi’；编码输出模块，用于从信息位mj与校验位pi缓存模块和校验位pi’缓存模块顺序地输出mj、pi和pi’，完成编码。2.如权利要求1所述的兼容IEEE802.11n标准的LDPC编码系统，其特征在于，所述校验位p0计算模块包含二输入异或加法器和Z比特寄存器模块；二输入异或加法器，用于计算桶形移位后的Z比特信息位与Z比特寄存器从最高位到最低位按位相加的值；Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。3.如权利要求1所述的兼容IEEE802.11n标准的LDPC编码系统，其特征在于，所述编码中间信息λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块；二输入异或加法器，用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；编码中间信息λ缓存模块，用于对二输入异或...

【专利技术属性】
技术研发人员：宫丰奎，江新远，李果，张南，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61