一种振荡器电路制造技术

本申请公开了一种振荡器电路，振荡器电路包括自启动模块、自适应电流产生模块、电容充放电模块和时钟产生逻辑模块；振荡器电路产生的时钟信号的振荡周期仅与第一电容和第一电阻的阻值有关，不随电源电压的变化而变化，具有高电源抑制比的优点，提升了振荡器电路的振荡精度。另外，振荡器电路中常导通的支路仅有第二晶体管、第三晶体管、第四晶体管和第五晶体管所在的支路，并且输入到时钟逻辑产生模块的信号为周期性窄脉冲信号，有利于降低时钟逻辑产生模块的功耗，因此，振荡器电路具有低功耗的优点。进一步的，本申请实施例提供的振荡器电路的电源无关电流产生模块中产生的充电电流和镜像电流与电源电压无关，具有很好的抗电源波动性能。

【技术实现步骤摘要】
一种振荡器电路
本申请涉及集成电路
，更具体地说，涉及一种振荡器电路。
技术介绍
集成电路(IntegratedCircuit，IC)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。振荡器电路作为集成电路中不可缺少的基本模块，广泛应用于模数转换器、数模转换器、接口电路和电源管理芯片中。振荡器电路通常利用固定偏置电流对电容进行充电，在电容上产生周期性锯齿波信号，再与阈值电压或者固定参考电平相比较，产生周期性方波信号。现有技术中的振荡器电路的电路结构如图1所示，主要包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电阻、第一电容和三个反相器构成，其具体连接关系参考图1；在工作过程中，第一晶体管和第一电阻所在支路产生充电电流I1，同时在第二晶体管和第三晶体管所在支路产生镜像电流I2，通过外界输入的第一时钟和第二时钟控制第四晶体管和第五晶体管的开关状态，从而实现对第一电容的充电和放电过程，从而产生如图2所示的波形信号，该波形信号经过三个反相器的整形过程后形成时钟信号输出。在上述过程中，充电电流和镜像电流的关系以及振荡器电路的振荡周期分别如公式(1)和(2)所示：公式(1)和公式(2)中，Tosc为振荡器电路的振荡周期，VTHH为反相器的输入高电平阈值，VTHL为反相器的输入低电平阈值；VSGP1为第一晶体管的栅源电压；VDD为电源电压，C1为第一电容的电容值，R1为第一电阻的电阻值。从公式(2)中可以看出，振荡器电路的振荡周期不仅与第一电容的电容值和第一电阻的电阻值有关，还与电源电压等因素有关。这就导致现有技术中的振荡器电路的振荡器频率会随着电源电压的波动而出现漂移较大的问题。
技术实现思路
为解决上述技术问题，本申请提供了一种振荡器电路，以解决振荡器电路的振荡频率随着电源电压的波动而出现漂移较大的问题。为解决上述技术问题，本申请实施例提供了如下技术方案：一种振荡器电路，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；所述电源无关电流产生模块包括第二晶体管、第三晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管、第一电阻和第三电阻；所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接，所述第二晶体管的栅极与所述第三晶体管的栅极、第七晶体管的漏极以及第三电阻的一端连接；所述第三晶体管的漏极与所述第八晶体管的源极连接；所述第七晶体管的栅极与所述第八晶体管的栅极以及第三电阻远离第七晶体管的一端连接；所述第八晶体管的漏极与所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极以及所述自启动模块的第三连接端连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接；所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；所述电容充放电模块包括：第四晶体管、第五晶体管、第九晶体管、第十晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第九晶体管的源极连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十晶体管的源极连接；所述第九晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极以及第一电容的一端均连接；所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极以及所述第一电容远离所述第九晶体管的一端与所述自启动模块的第二连接端连接；所述第十四晶体管的源极与所述自启动模块的第二连接端连接；所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为第一型晶体管；所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。可选的，所述第一型晶体管为P型场效应晶体管；所述第二型晶体管为N型场效应晶体管。可选的，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；所述第一反相器、第二反相器和第三反相器用于对所述周期性窄脉冲信号进行整形处理；所述触发器用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。一种振荡器电路，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；所述电源无关电流产生模块包括：第二晶体管、第三晶体管、第十一晶体管、第十二晶体管和第一电阻；所述第二晶体管的栅极与第二晶体管的源极和第三晶体管的栅极连接，所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接；所述第二晶体管的漏极与所述第十二晶体管的漏极连接；所述第三晶体管的漏极与所述第十一晶体管的漏极以及所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极和第十二晶体管的栅极连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接，所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；所述时钟产生逻辑电路包括第本文档来自技高网...

【技术保护点】
1.一种振荡器电路，其特征在于，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；所述电源无关电流产生模块包括第二晶体管、第三晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管、第一电阻和第三电阻；所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接，所述第二晶体管的栅极与所述第三晶体管的栅极、第七晶体管的漏极以及第三电阻的一端连接；所述第三晶体管的漏极与所述第八晶体管的源极连接；所述第七晶体管的栅极与所述第八晶体管的栅极以及第三电阻远离第七晶体管的一端连接；所述第八晶体管的漏极与所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极以及所述自启动模块的第三连接端连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接；所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；所述电容充放电模块包括：第四晶体管、第五晶体管、第九晶体管、第十晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第九晶体管的源极连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十晶体管的源极连接；所述第九晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极以及第一电容的一端均连接；所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极以及所述第一电容远离所述第九晶体管的一端与所述自启动模块的第二连接端连接；所述第十四晶体管的源极与所述自启动模块的第二连接端连接；所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为第一型晶体管；所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。...

【技术特征摘要】
1.一种振荡器电路，其特征在于，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；所述电源无关电流产生模块包括第二晶体管、第三晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管、第一电阻和第三电阻；所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接，所述第二晶体管的栅极与所述第三晶体管的栅极、第七晶体管的漏极以及第三电阻的一端连接；所述第三晶体管的漏极与所述第八晶体管的源极连接；所述第七晶体管的栅极与所述第八晶体管的栅极以及第三电阻远离第七晶体管的一端连接；所述第八晶体管的漏极与所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极以及所述自启动模块的第三连接端连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接；所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；所述电容充放电模块包括：第四晶体管、第五晶体管、第九晶体管、第十晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第九晶体管的源极连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十晶体管的源极连接；所述第九晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极以及第一电容的一端均连接；所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极以及所述第一电容远离所述第九晶体管的一端与所述自启动模块的第二连接端连接；所述第十四晶体管的源极与所述自启动模块的第二连接端连接；所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为第一型晶体管；所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。2.根据权利要求1所述的振荡器电路，其特征在于，所述第一型晶体管为P型场效应晶体管；所述第二型晶体管为N型场效应晶体管。3.根据权利要求1所述的振荡器电路，其特征在于，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；所述第一...

【专利技术属性】
技术研发人员：董渊，王云松，黄建刚，吴传奎，程剑涛，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：上海,31