一种半导体器件制造技术

本发明专利技术提供了一种半导体器件，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，所述第一二极管包括位于所述衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。第一二极管由横向排布在本征多晶半导体区中的两个不同类型的掺杂区形成，具有超低的寄生电容，且第一二极管可以与箝位结构横向排布于半导体衬底上，从而使得第一埋层上方的第三掺杂区的横向尺寸可以与所述第一埋层相同，提高了半导体器件的鲁棒性。

【技术实现步骤摘要】
一种半导体器件
本专利技术涉及半导体器件及其制造方法，更具体地一种具有低电容和高鲁棒性的半导体器件。
技术介绍
在ESD器件中通常会采用雪崩击穿二极管或齐纳二极管作为箝位器件，然而传统的雪崩击穿二极管和齐纳二极管应用于低压范围时，会有较大的漏电流和电容，因此在现有技术中，为了使ESD器件具有较低的触发电压和漏电流，通常会给箝位器件串联一个较低电容的二极管来使用。如图1所示，其为现有技术实现的一种ESD半导体器件的截面结构示意图，其中，P型半导体衬底P-sub与NBL埋层构成箝位二极管，如齐纳二极管，Nepi与P+区构成与箝位二极管串联用于降低电容的低电容二极管，N+区与Peip构成另一个通道的二极管，其与箝位二极管并联。为了使得ESD半导体器件的电容较低，P+区域的横向尺寸不能设置得较大。然而，由于上述低电容二极管与箝位二极管堆叠设置的半导体器件中，使得该ESD半导体器件的电流泄放路径为P+→Nepi→NBL→P-sub，那么当P+区域的尺寸较小时，如图1所示，通过ESD器件泄放的电流大部分集中在NBL的部分区域流过，从而可能造成NBL的局部温度过高，而损坏器件。显然，图1所示的这种ESD器件在具有较低电容的同时，无法拥有较高的鲁棒性能。
技术实现思路
有鉴于此，本专利技术提供了一种半导体器件，其在本征多晶硅中横向排布两个掺杂区来形成超低电容的二极管，再把该二极管与箝位结构横向排布，以提高半导体器件的鲁棒性能。一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，所述第一二极管包括位于所述半导体衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。优选地，所述的半导体器件还包括第一隔离层，位于所述半导体衬底上，所述第一本征多晶半导体区位于所述第一隔离层上。优选地，所述的半导体器件还包括括与所述第一二极管串联的第一箝位结构。优选地，所述第一二极管与所述第一箝位结构横向排布于所述衬底上。优选地，所述第一二极管通过至少一个第三二极管与所述第一箝位结构串联。优选地，所述第一箝位结构为一三极管或可控硅晶闸管。优选地，所述第一箝位结构为齐纳二极管。优选地，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上且具有第一掺杂类型的第一阱区，以及位于所述第一阱区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区通过第一电极电连接。优选地，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上的外延层，位于所述外延层上的第二本征多晶半导体区，以及位于所述第二本征多晶半导体区上且具有第二掺杂类型的第一阱区，位于所述第一阱区且具有第一掺杂类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区通过第一电极电连接。优选地，所述半导衬底为第二掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第一掺杂类型的第一阱区，位于所述阱区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区通过第一电极与所述第一掺杂区电连接。优选地，所述半导体衬底为第二掺杂类型的衬底，所述齐纳二极管包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，所述第三二极管包括位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区通过第一电极与所述第一掺杂区电连接。优选地，所述半导体器件还包括由至少一个第二二极管构成的第一串联结构，所述第一串联结构与由至少一个所述第一二极管和第一箝位结构构成的第二串联结构并联。优选地，所述第一串联结构中的一个所述第二二极管包括位于所述第一本征多晶半导体区中且具有第一掺杂类型的第四掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第五掺杂区，所述第四掺杂区与所述第二掺杂区通过第二电极电连接，所述第五掺杂区与所述半导体衬底电连接。优选地，所述的半导体器件还包括与所述半导体衬底的掺杂类型相同的导电通道，所述导电通道的一端与所述半导体衬底相接触，另一端通过第三电极与所述第五掺杂区电连接。优选地，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的第二阱区，位于所述第二阱区上且与所述半导体衬底具有相同掺杂类型第六掺杂区，所述第六掺杂区与所述第三电极形成欧姆接触。优选地，所述导电通道包括与所述第五掺杂区处于同一平面且与所述半导体衬底具有相同掺杂类型的第六掺杂区，由所述第六掺杂区延伸至所述半导体衬底的第三区域中的多晶柱状体，所述多晶柱状体与所述半导体衬底具有相同掺杂类型，所述第六掺杂区与所述第三电极形成欧姆接触。优选地，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，所述第三电极由所述第五掺杂区所在的表面处向所述半导体衬底方向延伸至所述第二埋层处，以与所述第二埋层形成欧姆接触。优选地，所述导电通道包括位于所述半导体衬底的第三区域上且具有与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的扩散隔离区，所述扩散隔离区与所述第三电极形成欧姆接触。优选地，所述的半导体器件还包括：与所述第五掺杂区电连接的第三电极，位于所述半导衬底的背面且与所述半导体衬底电连接的第四电极，所述第三电极通过金属引线电连接至引线框架，所述第四电极通过所述引线框架和所述金属引线与所述第三电极电连接。优选地，所述半导体衬底为第二掺杂类型，所述第一串联结构中的一个所述第二二极管包括位于所述半导体衬底的第三区域上且具有第二掺杂类型第三埋层，位于所述第三埋层上的第三本征多晶半导体区，以及位于所述第三本征多晶半导体区上且具有第一掺杂类型的第七掺杂区，所述第七掺杂区与所述第一二极管或所述第一串联结构中的另一个所述二极管电连接。优选地，所述第一串联结构中的各个彼此串联的所述第二二极管之间和/或所述第二串联结构中的各个彼此串联的所述第一二极管之间通过图案化的第二隔离层隔离。优选地，所述第二隔离层还用于隔离相连的所述第一二极管和第二二极管。由上可见，依据本专利技术的半导体导体器件中，第一二极管由横向排布在本征多晶半导体区中的两个不同类型的掺杂区形成，具有超低的寄生电容，且第一二极管与箝位结构横向排布于半导体衬底上，从而使得所述第一埋层上方的第三掺杂区的横向尺寸可以与第一埋层相同，提高了半导体器件的鲁棒性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1为现有技术中的一种半导体器件结构示意图；图2为依据本专利技术实施例一的半导体器件结构示意图；图3为依据本专利技术实施例二的半导体器件结构示意图；图4为依据本专利技术实施例三的半导体器件结构示意图；图5为依据本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，所述第一二极管包括位于所述半导体衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，所述第一二极管包括位于所述半导体衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。2.根据权利要求1所述的半导体器件，其特征在于，还包括第一隔离层，位于所述半导体衬底上，所述第一本征多晶半导体区位于所述第一隔离层上。3.根据权利要求1所述的半导体器件，其特征在于，还包括与所述第一二极管串联的第一箝位结构。4.根据权利要求1所述的半导体器件，其特征在于，所述第一二极管与所述第一箝位结构横向排布于所述衬底上。5.根据权利要求3所述的半导体器件，其特征在于，所述第一二极管通过至少一个第三二极管与所述第一箝位结构串联。6.根据权利要求3所述的半导体器件，其特征在于，所述第一箝位结构为一三极管或可控硅晶闸管。7.根据权利要求3所述的半导体器件，其特征在于，所述第一箝位结构为齐纳二极管。8.根据权利要求6所述的半导体器件，其特征在于，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上且具有第一掺杂类型的第一阱区，以及位于所述第一阱区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区通过第一电极电连接。9.根据权利要求6所述的半导体器件，其特征在于，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上的外延层，位于所述外延层上的第二本征多晶半导体区，以及位于所述第二本征多晶半导体区上且具有第二掺杂类型的第一阱区，位于所述第一阱区且具有第一掺杂类型的第三掺杂区，所述第三掺杂区与所述第一掺杂区通过第一电极电连接。10.根据权利要求6所述的半导体器件，其特征在于，所述半导衬底为第二掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第一掺杂类型的第一阱区，位于所述阱区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区通过第一电极与所述第一掺杂区电连接。11.根据权利要求7所述的半导体器件，其特征在于，所述半导体衬底为第二掺杂类型的衬底，所述齐纳二极管包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，所述第三二极管包括位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第二掺杂类型的第三掺杂区，所述第三掺杂区通过第一电极与所述第一掺杂区电连接。12.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括由至少一个第二二极管构成的第一串联结构，所述第一串联结构与由至少一个所述第一二极管和第一箝位结构构成的第二串联结构并联。13.根据权利要求12所述的半导体器件，其特征在于，所述第一串联结构中的一个所...

【专利技术属性】
技术研发人员：殷登平，王世军，姚飞，赵豹，童亮，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江,33