半导体器件及其制造方法技术

公开了一种半导体器件，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。由于所述本征多晶半导体区的引进，减小了二极管的寄生电容，进而减小了整个器件的总电容。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件及其制造方法，更具体地，涉及半导体器件及其制造方法。
技术介绍
诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器(缩写为TVS)保护电子电路。对于高速率传输线路的保护，瞬态电压抑制器必须具有高响应速度，才能提供所需的保护。瞬态电压抑制器的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将瞬态电压抑制器的电容设置为小于0.8pF。进一步地，瞬态电压抑制器还应当具有高静电放电(缩写为ESD)能力。目前端口的保护既有单向保护又有双向保护，通常单向和双向TVS设计的等效图如图1所示。图1(a)为双向TVS器件，图1(b)为单向TVS器件，为了降低器件的总电容，通常会选择一个较低电容的普通二极管与稳压二极管串联连接。图2所示为具有超低电容和超低漏电流的单芯片双向对称设计TVS器件，包括衬底201，N-epi外延层202，隔离沟槽，超深的隔离沟槽将器件分隔成两个结构相同的TVS器件区，每个器件区在N-epi外延层202上方有N+掺杂区204，在N+掺杂区204内和外延层202上方分别有一个P+掺杂区206和P+掺杂区205，分别构成P+/N-epi结的第一、第二普通二极管D1-1，D1-2，P+/N+结第一、第二齐纳二极管Dz1，Dz2，两个结构相同的TVS器件区构成完全对称的双向击穿电压。但是，由于在N-外延202/P+衬底201之间也会寄生一个二极管D2，由于CDZ>>CD1-1或CD1-2，则从I/O端口至GND端的总电容Ctotal≈2CD1-1+CD2/2。但D2的面积远大于D1-1，所以CD2>CD1-1，因此二极管D2的存在会引入大的寄生电容，造成总电容的增大。
技术实现思路
有鉴于此，本专利技术提供一种半导体器件，通过引入本征多晶半导体区从而降低器件的寄生电容。根据本专利技术第一方面，提出一种半导体器件，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。优选地，还包括位于所述第一区域中且与所述第一二极管串联的第一箝位结构。优选地，还包括位于所述SOI衬底的第二区域中的第二二极管。优选地，还包括位于所述第二区域中且与所述第二二极管串联的的第二箝位结构。优选地，所述第一箝位结构由第一掺杂类型的第一多晶半导体区和位于所述第一多晶半导体区上方的第二掺杂类型的第二多晶半导体区形成。优选地，所述第二二极管由所述SOI衬底的第二区域，位于所述SOI衬底的第二区域中的第二本征多晶半导体区和位于所述第二本征多晶半导体区中具有第二掺杂类型的第二掺杂区组成。优选地，所述第二箝位结构由第一掺杂类型的第三多晶半导体区和位于所述第三多晶半导体区上方的第二掺杂类型的第四多晶半导体区形成。优选地，还包括位于所述第一二极管和所述第一箝位结构之间的第一掺杂类型的第三掺杂区。优选地，还包括位于所述第二二极管和所述第二箝位结构之间的第一掺杂类型的第四掺杂区。优选地，所述第一箝位结构与第二二极管连接至I/O端口。优选地，所述第一二极管连接至地端口，且所述第二箝位结构或所述第四掺杂区连接至所述地端口。优选地，还包括：位于所述SOI衬底中的隔离结构，所述隔离结构用于限定所述第一区域和第二区域。根据本专利技术第二方面，提出一种制造半导体器件的方法，包括：在SOI衬底的第一区域中形成第一本征多晶半导体区，在所述第一本征多晶半导体区中形成第二掺杂类型的第一掺杂区，使得所述第一本征多晶半导体区和第一掺杂区构成第一二极管。优选地，还包括：在所述第一区域中形成与所述第一二极管串联的第一箝位结构。优选地，还包括：在所述SOI衬底的第二区域中形成第二二极管。优选地，还包括：在所述第二区域中形成与所述第二二极管串联的第二箝位器件。优选地，还包括：形成隔离结构，以限定所述第一区域和第二区域。本专利技术提出的半导体器件通过引入一个包括本征多晶半导体区的二极管，减小了其寄生电容，进而减小整个器件的总寄生电容；另一方面，本专利技术采用了SOI衬底和深隔离沟槽，避免了衬底和器件边缘产生的寄生电流通路，进而减小了器件的漏电流；进一步地，因为本专利技术的器件制作在一个单独的芯片上，以及最后完成掺杂区的注入后采用快速热退火处理，减小了器件的制造成本。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1(a)和1(b)分别示出根据现有技术的瞬态电压抑制器的电容等效电路图；图2示出根据现有技术的单芯片对称瞬态电压抑制器的等效电路图；图3示出根据本专利技术的第一实施例的半导体器件的结构示意图；图4示出制造本专利技术的第一实施例的半导体器件的方法的各个步骤的半导体结构的示意性截面图。图5示出根据本专利技术的第二实施例的半导体器件的结构示意图；图6示出根据本专利技术的第三实施例的半导体器件的结构示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。本专利技术提供了一种半导体器件，所述半导体器件由具有第一掺杂类型的SOI衬底，位于所述SOI衬底第一区域中的第一二极管，位于所述第一区域中且与所述第一二极管串联的第一箝位结构，位于所述SOI衬底的第二区域中的第二二极管和位于所述第二区域中且与所述第二二极管串联的的第二箝位结构组成。图3为根据本专利技术第一实施例的半导体器件的结构示意图，如图3所示，在本实施例中，以衬底为p型掺杂为例，所述半导体器件300形成于p型SOI衬底301中，所述半导体器件300还包括位于所述SOI衬底中的隔离沟槽，所述隔离沟槽分为第一隔离结构308和第二隔离结构302，所述第一隔离结构308将所述SOI衬底限定为两个区域，分别为第一区域3011本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：具有第一掺杂类型的SOI衬底；位于所述SOI衬底第一区域中的第一二极管；其中，所述第一二极管由所述SOI衬底的第一区域，位于所述SOI衬底的第一区域中的第一本征多晶半导体区和位于所述第一本征多晶半导体区中具有第二掺杂类型的第一掺杂区组成。2.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述第一区域中且与所述第一二极管串联的第一箝位结构。3.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述SOI衬底的第二区域中的第二二极管。4.根据权利要求3所述的半导体器件，其特征在于，还包括位于所述第二区域中且与所述第二二极管串联的的第二箝位结构。5.根据权利要求2所述的半导体器件，其特征在于，所述第一箝位结构由第一掺杂类型的第一多晶半导体区和位于所述第一多晶半导体区上方的第二掺杂类型的第二多晶半导体区形成。6.根据权利要求3所述的半导体器件，其特征在于，所述第二二极管由所述SOI衬底的第二区域，位于所述SOI衬底的第二区域中的第二本征多晶半导体区和位于所述第二本征多晶半导体区中具有第二掺杂类型的第二掺杂区组成。7.根据权利要求4所述的半导体器件，其特征在于，所述第二箝位结构由第一掺杂类型的第三多晶半导体区和位于所述第三多晶半导体区上方的第二掺杂类型的第四多晶半导体区形成。8.根据权利要求2所述的半导体器件，其特征在于，还包...

【专利技术属性】
技术研发人员：姚飞，王世军，殷登平，童亮，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江,33