一种半导体互连结构制造技术

本发明专利技术提供了一种半导体互连结构，本发明专利技术利用厚度较大且硬度较大的金属块进行上方的通孔的承载，防止塌陷；上方的第二和第三通孔与下方的插塞位置不对应，进一步防止塌陷的产生；此外，厚金属块可以作为互连结构使用，其侧面可以独立承当电连接功能，实现了即使是更多芯片需要电互连时，也无需更大的金属块上表面面积。

【技术实现步骤摘要】
一种半导体互连结构
本专利技术涉及半导体器件制造领域，具体涉及一种半导体互连结构。
技术介绍
在衬底或者晶圆上形成芯片后，需要后续的钻孔、芯片间互连等步骤。例如图1，在将衬底1上的芯片通过再分布层与焊盘4电连接后，其需要在焊盘4上的绝缘层2内形成通孔5以实现衬底1上方的导电引出端子，同时也需要形成在焊盘4下方的过孔3，由于过孔3的存在，会导致焊盘4向下凹陷，同时导致上方通孔5的电连接的不良或者产生如凹陷5的缺陷位置，这是不利于后续的封装的。因此，需要一种能够防止凹陷产生的互连方式，同时解决多芯片在晶圆级时就进行电互连的灵活设计。
技术实现思路
基于解决上述问题，本专利技术提供了一种半导体互连结构，其包括：芯片衬底，所述衬底上至少包括第一芯片、第二芯片以及第一芯片和第二芯片之间的沟槽隔离结构，所述沟槽隔离结构的顶面与所述芯片衬底的上表面齐平；金属块，其具有中心位置的过孔和过孔周围的硬质金属区，位于所述芯片衬底的所述上表面且所述沟槽隔离结构的多个边被所述金属块的硬质金属区所完全覆盖；导电插塞，所述导电插塞具有贯穿所述芯片衬底和所述过孔的柱状部和位于所述柱状部上方的帽部，所述帽部覆盖所述硬质金属区的第一部分且露出硬质金属区的环绕所述第一部分的第二部分；绝缘层，覆盖所述上表面；以及第一通孔、第二通孔、第三通孔、再分布层和焊盘，所述第一通孔电连接于所述第一芯片且通过所述再分布层和所述第二通孔电连接于所述金属块，所述焊盘通过所述第三通孔电连接于所述金属块，并且，所述再分布层以及所述焊盘与所述金属块在所述上表面的投影至少在所述第二部分部分地重叠，所述第二通孔和所述第三通孔均位于重叠区域内；布线层，所述布线层沉积在所述上表面上，所述布线层物理接触所述金属块的侧面部分且电连接所述第二芯片。根据本专利技术的实施例，所述第一芯片和第二芯片为在所述芯片衬底上直接形成的芯片。根据本专利技术的实施例，所述金属块的厚度大于所述布线层的厚度。根据本专利技术的实施例，所述金属块为W、Co、Mo中的至少一种与WC、TiC中的至少一种的合金。根据本专利技术的实施例，所述第三通孔为多个，且所述多个第三通孔均连接于同一焊盘。根据本专利技术的实施例，所述导电插塞的材质为铜、Al、Au等。根据本专利技术的实施例，所述第二通孔与所述第三通孔间隔所述帽部分布。本专利技术的优点如下：(1)利用厚度较大且硬度较大的金属块进行上方的通孔的承载，防止塌陷；(2)上方的第二和第三通孔与下方的插塞位置不对应，进一步防止塌陷的产生；(3)此外，厚金属块可以作为互连结构使用，其侧面可以独立承当电连接功能，实现了即使是更多芯片需要电互连时，也无需更大的金属块上表面面积。附图说明图1为现有技术的半导体互连结构的剖视图；图2为本专利技术的半导体互连结构的剖视图；图3为图2的俯视情况下的透视图。具体实施方式参见图2和3，本专利技术的半导体互连结构，其包括：芯片衬底10，所述衬底10上至少包括第一芯片11、第二芯片12以及第一芯片11和第二芯片12之间的沟槽隔离结构13，所述沟槽隔离结构13的顶面与所述芯片衬底10的上表面齐平；金属块30，其具有中心位置的过孔31和过孔31周围的硬质金属区，位于所述芯片衬底10的所述上表面且所述沟槽隔离结构13的多个边被所述金属块30的硬质金属区所完全覆盖；导电插塞，所述导电插塞具有贯穿所述芯片衬底10和所述过孔31的柱状部14和位于所述柱状部14上方的帽部15，所述帽部15覆盖所述硬质金属区的第一部分(帽部15除去过孔31的重叠部分)且露出硬质金属区的环绕所述第一部分的第二部分；绝缘层20，覆盖所述上表面；以及第一通孔21、第二通孔22、第三通孔24、再分布层23和焊盘26，所述第一通孔21电连接于所述第一芯片11且通过所述再分布层22和所述第二通孔24电连接于所述金属块30，所述焊盘26通过所述第三通孔24电连接于所述金属块30，并且，所述再分布层23以及所述焊盘26与所述金属块30在所述上表面的投影至少在所述第二部分部分地重叠，所述第二通孔22和所述第三通孔24均位于重叠区域内；布线层25，所述布线层25沉积在所述上表面上，所述布线层25物理接触所述金属块30的侧面部分且电连接所述第二芯片12。所述第一芯片11和第二芯片12为在所述芯片衬底10上直接形成的芯片。所述金属块30的厚度大于所述布线层25的厚度。所述金属块30为W、Co、Mo中的至少一种与WC、TiC中的至少一种的合金。此外，所述第三通孔24可以为多个(例如3个)，且所述多个第三通孔24均连接于同一焊盘，这样可以更有效的防止上部焊盘的塌陷，因为第三通孔可以做的孔径很小。所述导电插塞的材质为铜、Al、Au等，其可以通孔电镀或者化学镀等方式形成，其上部的帽部一体形成，帽部可以防止插塞与金属块的电连接不良。所述第二通孔22与所述第三通孔24间隔所述帽部分布。并且，还可以具有第三芯片和第二布线层，第三芯片通过第二布线层电连接于金属块的侧面，这样不仅减少了在衬底表面大面积的布线层的存在，也能够实现灵活电连接的功能。最后应说明的是：显然，上述实施例仅仅是为清楚地说明本专利技术所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本专利技术的保护范围之中。本文档来自技高网...

【技术保护点】
1.一种半导体互连结构，其包括：芯片衬底，所述衬底上至少包括第一芯片、第二芯片以及第一芯片和第二芯片之间的沟槽隔离结构，所述沟槽隔离结构的顶面与所述芯片衬底的上表面齐平；金属块，其具有中心位置的过孔和过孔周围的硬质金属区，位于所述芯片衬底的所述上表面且所述沟槽隔离结构的多个边被所述金属块的硬质金属区所完全覆盖；导电插塞，所述导电插塞具有贯穿所述芯片衬底和所述过孔的柱状部和位于所述柱状部上方的帽部，所述帽部覆盖所述硬质金属区的第一部分且露出硬质金属区的环绕所述第一部分的第二部分；绝缘层，覆盖所述上表面；以及第一通孔、第二通孔、第三通孔、再分布层和焊盘，所述第一通孔电连接于所述第一芯片且通过所述再分布层和所述第二通孔电连接于所述金属块，所述焊盘通过所述第三通孔电连接于所述金属块，并且，所述再分布层以及所述焊盘与所述金属块在所述上表面的投影至少在所述第二部分部分地重叠，所述第二通孔和所述第三通孔均位于重叠区域内；布线层，所述布线层沉积在所述上表面上，所述布线层物理接触所述金属块的侧面部分且电连接所述第二芯片。

【技术特征摘要】
1.一种半导体互连结构，其包括：芯片衬底，所述衬底上至少包括第一芯片、第二芯片以及第一芯片和第二芯片之间的沟槽隔离结构，所述沟槽隔离结构的顶面与所述芯片衬底的上表面齐平；金属块，其具有中心位置的过孔和过孔周围的硬质金属区，位于所述芯片衬底的所述上表面且所述沟槽隔离结构的多个边被所述金属块的硬质金属区所完全覆盖；导电插塞，所述导电插塞具有贯穿所述芯片衬底和所述过孔的柱状部和位于所述柱状部上方的帽部，所述帽部覆盖所述硬质金属区的第一部分且露出硬质金属区的环绕所述第一部分的第二部分；绝缘层，覆盖所述上表面；以及第一通孔、第二通孔、第三通孔、再分布层和焊盘，所述第一通孔电连接于所述第一芯片且通过所述再分布层和所述第二通孔电连接于所述金属块，所述焊盘通过所述第三通孔电连接于所述金属块，并且，所述再分布层以及所述焊盘与所述金属块在所述上表面的投影至少在所述第二部分部分...

【专利技术属性】
技术研发人员：庄清梅，
申请(专利权)人：庄清梅，
类型：发明
国别省市：山东,37