一种提取FinFET寄生电阻模型的测试结构和方法技术

本发明专利技术公开了一种提取FinFET寄生电阻模型的测试结构及方法，所述测试结构包括FinFET器件、位于FinFET器件两端最外侧相邻两个栅极之间源漏区中的第一引出电极V1、第二引出电极V2，位于FinFET器件两端最外侧栅极之外源漏区中的第三引出电极I、第四电极GND，所述第一引出电极V1、第二引出电极V2、第三引出电极I和第四电极GND构成Kelvin测试的四个端头。本发明专利技术以BSIMCMG集约模型为核心，通过子电路结构实现FinFET寄生电阻模型的提取，模型架构简单，模型参数提取及拟合方法也非常方便，同时所生成的模型库文件形式与传统的平面CMOS模型库文件非常接近，便于后续设计调用，具有非常重要的应用前景。

A test structure and method for extracting FinFET parasitic resistance model

The invention discloses a test structure and method for extracting the parasitic resistance model of FinFET. The test structure comprises a FinFET device, a first lead electrode V1 and a second lead electrode V2 located in the source-drain region between the outermost adjacent two gate electrodes at both ends of the FinFET device, and a source-drain region outside the outermost gate at both ends of the FinFET device. The first electrode V1, the second electrode V2, the third electrode I and the fourth electrode GND constitute the four terminals of the Kelvin test. The invention takes BSIMCMG intensive model as the core, realizes the extraction of FinFET parasitic resistance model by sub-circuit structure. The model structure is simple, and the method of model parameter extraction and fitting is very convenient. Meanwhile, the generated model library file form is very close to the traditional planar CMOS model library file, which is convenient for subsequent design calls. It has a very important application prospect.

【技术实现步骤摘要】
一种提取FinFET寄生电阻模型的测试结构和方法
本专利技术涉及半导体
，具体涉及一种提取FinFET寄生电阻模型的测试结构和方法。
技术介绍
随着半导体工艺技术节点的不断缩小，传统的平面MOSFET遇到了越来越多的技术挑战，FinFET作为一种新型的三维器件结构，可以极大地提升MOSFET的器件特性，包括抑制短沟效应(SCE)、减小器件漏电、提高驱动电流以及提升亚阈值特性等等，目前，国际上领先的半导体代工厂都已经在他们的16/14纳米及以下工艺节点中率先量产了FinFET技术。但是尽管如此，对于FinFET相关的工艺、器件、模型等方面的研究目前仍在不断深入，期望通过不断优化工艺、器件及模型进一步提升FinFET技术的应用价值。虽然FinFET技术为MOS器件尺寸的进一步缩小提供了便利，然而其三维器件结构所引起的寄生电阻和寄生电容相比平面MOS器件也更为严重，尤其是随着FinFET器件尺寸进一步缩小至7nm工艺代，器件的寄生电阻和寄生电容将会成为影响器件性能的决定性因素，这将给FinFET器件的性能优化及模型提取带来巨大挑战。图1所示为FinFET器件典型的寄生电阻示意图，主要包括源漏扩散电阻RSD、源漏与沟道之间之间扩展区域电阻REXT以及源漏区域通过金属M0引出的接触电阻R_contact，图2所示为各工艺节点的FinFET器件寄生电阻的仿真结果，可以看出，随着FinFET器件尺寸的不断缩小，器件的寄生电阻(尤其是接触电阻RC)显著增加，将会对器件性能产生决定性影响，因此，准确提取FinFET寄生电阻模型也成为FinFET技术面向设计应用时一个亟需解决的关键难题。对于FinFET器件的模型开发，目前业界的主流技术是以加州大学伯克利分校开发的BSIMCMG模型为基础进行开发，但是BSIMCMG模型本身对于寄生电阻/电容的建模考虑过于简化，很难满足实际FinFET器件模型开发的需求，因此，在FinFET器件的模型技术研究中，对于寄生电阻/电容的模型方法研究一直是大家关注的热点，也是FinFET器件模型开发的难点之一。目前对于FinFET器件寄生电阻模型，国际上仍没有理想的解决方案，较多的研究结果是将寄生电阻进行切分并分别进行数值计算或仿真，其主要缺陷是很难与实测数据进行交叉验证，且很难移植到基于BSIMCMG的模型库文件中，因而很难应用到实际的电路仿真中。
技术实现思路
本专利技术所要解决的技术问题是提供一种提取FinFET寄生电阻模型的测试结构和方法，采用子电路形式将RC和RSD直接嵌入BSIMCMG模型中进行FinFET器件的I-V特性拟合，最终生成包含寄生电阻模型的FinFET器件模型库。为了实现上述目的，本专利技术采用如下技术方案：一种提取FinFET寄生电阻模型的测试结构，FinFET器件具有叉指状栅电极，所述栅电极中栅线条的两侧为源漏区，所述测试结构包括FinFET器件、位于FinFET器件两端最外侧相邻两个栅极之间源漏区中的第一引出电极V1、第二引出电极V2，位于FinFET器件两端最外侧栅极之外源漏区中的第三引出电极I、第四电极GND，所述第一引出电极V1、第二引出电极V2、第三引出电极I和第四电极GND构成Kelvin测试的四个端头，其中，所述栅电极用于控制FinFET器件的导通和截止，第三引出电极I用于电流输入，第四引出电极GND接地，第一引出电极V1和第二引出电极V2用于测量其所在源漏区的电压值。进一步地，所述第一引出电极V1和第二引出电极V2之间的电阻由接触电阻RC，源漏扩散电阻RSD，源漏与沟道之间扩展区域电阻REXT，器件导通时的沟道电阻RCH串联形成。进一步地，所述第一引出电极V1和第二引出电极V2之间的电阻RTotal＝2RC+n(2RSD+2REXT+RCH)其中，n为第一电极V1和第二V2之间叉指状栅电极的叉指数。一种提取FinFET寄生电阻模型的方法，包括以下步骤：S01：绘制第一引出电极V1和第二引出电极V2之间的电阻RTotal与第一电极V1和第二V2之间叉指栅电极的叉指数n的关系曲线，通过线性拟合RTotal～n的关系曲线提取n＝0时的截距RT0，则接触电阻RC＝RT0/2；S02：取n为固定值，绘制第一引出电极V1和第二引出电极V2之间的电阻RTotal与叉指栅电极的栅线条之间的间距S的关系曲线，通过线性拟合RTotal～S的关系曲线提取斜率k＝2n(ρSD/ASD)，则源漏扩散电阻RSD＝k(S-2lSP)/2；其中，ρSD和ASD分别为源漏重掺杂区域的电阻率和截面积，S为叉指栅电极的栅线条之间的间距，LSP为源漏区域的侧墙宽度，n为第一电极V1和第二V2之间叉指状栅电极的叉指数；S03：将提取的接触电阻RC和源漏扩散电阻RSD直接嵌入BSIMCMG模型参数中并进行FinFET器件的I-V特性拟合，得出源漏与沟道之间扩展区域电阻REXT的模型参数r0；同时生成包含寄生电阻模型的FinFET器件模型库。进一步地，所述步骤S02中当第一电极V1和第二V2之间叉指状栅电极的叉指数n＝1时，k＝2(ρSD/ASD)。进一步地，当BSIMCMG模型参数rdsmod＝0时，所述BSIMCMG模型为：RSD＝k*(S-2*lsp)；delta_rext＝(2*Rc+2*n*Rsd)/w；rdsw＝r0+delta_rext；S为叉指栅电极的栅线条之间的间距，lsp为工艺给定的侧墙宽度，Rc和k即为通过上述测试结构所提取的接触电阻值和源漏扩散电阻系数，w为FinFET器件中的沟道宽度，r0为表征源漏与沟道之间扩展区域电阻REXT的模型参数，通过FinFET器件的I-V特性拟合可得，n为第一电极V1和第二V2之间叉指状栅电极的叉指数。进一步地，当BSIMCMG模型参数rdsmod＝1时，所述BSIMCMG模型为：RSD＝k*(S-2*lsp)；delta_rext＝(2*Rc+2*n*Rsd)/w；rdw＝r0+delta_rext/2rsw＝r0+delta_rext/2；S为叉指栅电极的栅线条之间的间距，lsp为工艺给定的侧墙宽度，Rc和k即为通过上述测试结构所提取的接触电阻值和源漏扩散电阻系数，w为FinFET器件中的沟道宽度，r0为表征源漏与沟道之间扩展区域电阻REXT的模型参数，通过FinFET器件的I-V特性拟合可得，n为第一电极V1和第二V2之间叉指状栅电极的叉指数。进一步地，在进行电阻测试时先在栅电极上施加合适电压保证器件导通，当FinFET器件为NMOS时，在栅电极上施加正电压，当FinFET器件为PMOS时，在栅电极上施加负电压。本专利技术的有益效果为：本专利技术所提出的提取FinFET器件寄生电阻模型的方法，通过设计测试结构分别提取接触电阻RC及源漏扩散电阻RSD，并通过BSIMCMG模型中的rdsw(或rdw/rsw)参数表征源漏与沟道之间Sifin扩展区域的电阻REXT，然后采用子电路形式将RC和RSD嵌入BSIMCMG模型的rdsw(或rdw/rsw)参数中进行FinFET器件的I-V特性拟合，最终生成包含寄生电阻模型的FinFET器件模型库。该方法以BSIMCMG集约模型为核心，通过子电路结构实现FinFET寄生电阻模型的提取，模型架构简单，模型本文档来自技高网...

【技术保护点】
1.一种提取FinFET寄生电阻模型的测试结构，其特征在于，FinFET器件具有叉指状栅电极，所述栅电极中栅线条的两侧为源漏区，所述测试结构包括FinFET器件、位于FinFET器件两端最外侧相邻两个栅极之间源漏区中的第一引出电极V1、第二引出电极V2，位于FinFET器件两端最外侧栅极之外源漏区中的第三引出电极I、第四电极GND，所述第一引出电极V1、第二引出电极V2、第三引出电极I和第四电极GND构成Kelvin测试的四个端头，其中，所述栅电极用于控制FinFET器件的导通和截止，第三引出电极I用于电流输入，第四引出电极GND接地，第一引出电极V1和第二引出电极V2用于测量其所在源漏区的电压值。

【技术特征摘要】
1.一种提取FinFET寄生电阻模型的测试结构，其特征在于，FinFET器件具有叉指状栅电极，所述栅电极中栅线条的两侧为源漏区，所述测试结构包括FinFET器件、位于FinFET器件两端最外侧相邻两个栅极之间源漏区中的第一引出电极V1、第二引出电极V2，位于FinFET器件两端最外侧栅极之外源漏区中的第三引出电极I、第四电极GND，所述第一引出电极V1、第二引出电极V2、第三引出电极I和第四电极GND构成Kelvin测试的四个端头，其中，所述栅电极用于控制FinFET器件的导通和截止，第三引出电极I用于电流输入，第四引出电极GND接地，第一引出电极V1和第二引出电极V2用于测量其所在源漏区的电压值。2.根据权利要求1所述的一种提取FinFET寄生电阻模型的测试结构，其特征在于，所述第一引出电极V1和第二引出电极V2之间的电阻由接触电阻RC，源漏扩散电阻RSD，源漏与沟道之间扩展区域电阻REXT，器件导通时的沟道电阻RCH串联形成。3.根据权利要求2所述的一种提取FinFET寄生电阻模型的测试结构，其特征在于，所述第一引出电极V1和第二引出电极V2之间的电阻RTotal＝2RC+n(2RSD+2REXT+RCH)，其中，n为第一电极V1和第二V2之间叉指状栅电极的叉指数。4.一种采用权利要求3所述的测试结构提取FinFET寄生电阻模型的方法，其特征在于，包括以下步骤：S01：绘制第一引出电极V1和第二引出电极V2之间的电阻RTotal与第一电极V1和第二V2之间叉指栅电极的叉指数n的关系曲线，通过线性拟合RTotal～n的关系曲线提取n＝0时的截距RT0，则接触电阻RC＝RT0/2；S02：取n为固定值，绘制第一引出电极V1和第二引出电极V2之间的电阻RTotal与叉指栅电极的栅线条之间的间距S的关系曲线，通过线性拟合RTotal～S的关系曲线提取斜率k＝2n(ρSD/ASD)，则源漏扩散电阻RSD＝k(S-2lSP)/2；其中，ρSD和ASD分别为源漏区的电阻率和截面积，S为叉指栅电极的栅线条之间的间距，lSP为源漏区的侧墙宽度，n为第一电极V1和第二V2之间叉指状栅电极的叉指数；S03...

【专利技术属性】
技术研发人员：郭奥，刘林林，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海,31