一种用于在航电系统中提高通信与处理速度的装置和方法制造方法及图纸

本发明专利技术公开了用于在航电系统中提高通信与处理速度的装置和方法，能够提高通信处理速度，增加处理的机载设备数量，并保持航电系统的稳定性和可靠性。该装置包括通过SRIO接口连接的FPGA与CPU；其中，FPGA具有：多个串行输入接口，多个与串行输入接口连接的接收缓存模块，与每个接收缓存模块连接的第一组包模块；CPU具有：解包模块，数据处理模块，第二组包模块；FPGA进一步包括：译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并用于根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。

An apparatus and method for improving communication and processing speed in avionics system

The invention discloses a device and a method for improving the communication and processing speed in an avionics system, which can improve the communication processing speed, increase the number of processing airborne equipment, and maintain the stability and reliability of the avionics system. The device includes a FPGA and CPU connected by SRIO interface, in which the FPGA has: a plurality of serial input interfaces, a plurality of receiving buffer modules connected with the serial input interface, and the first packet module connected with each receiving buffer module; the CPU has: unpacking module, data processing module, the second packet module; and the FPGA further. It includes: a decoding module for reading the control data for each airborne device in the second heartbeat packet and sending it to the corresponding sending buffer module; a plurality of sending buffer modules, connected to a plurality of serial output interfaces and at least one Ethernet interface respectively, and used for the communication protocol corresponding to the interface. The control data is sent to the airborne equipment at a predetermined rate.

【技术实现步骤摘要】
一种用于在航电系统中提高通信与处理速度的装置和方法
本专利技术涉及航空电子
，尤其涉及一种用于在航电系统中提高通信与处理速度的装置和方法。
技术介绍
现代飞机上通常使用统一处理器对飞机上各种航空电子设备的信息进行统一处理，将功能相同或相近的设备组合在一个组件内，在显示器上综合显示相关的参数，并在各航空电子设备之间通过机载数据总线来传送有关信息，从而使整个飞机上所有航空电子设备的性能达到更高的水平，这样的系统称为综合航电系统。综合航电系统中包括功能众多的各种机载设备，例如综合显示控制单元、数据接口单元、双余度大气数据系统、INS/GNSS组合导航系统、综合无线电系统、平视显示单元、以及座舱监视系统等，这些设备往往都需要通过数据接口单元DIU来汇总连接，并接收来自不同的设备的通信数据。现有的数据接口单元一般是通过其中的CPU对各个设备发送的数据进行分时处理。由于大部分机载设备都需要使用RS-422等串行数据接口连接至数据接口单元，CPU直接接收此类低速异步总线方式通信会实时占用CPU的时间，而RS-422通信速度比CPU处理速度慢很多，因此会由于中断过多而严重扰乱CPU处理过程，降低其处理能力和处理速度。例如，DIU的5路串行接口连接了机载设备的5个串行数据通道，每一通道固定以10ms的周期发送数据，但各通道数据长度不同，CPU每个周期内接收的数据包如图1上半部分所示；那么CPU在10ms的周期内可能存在5个不同中断点(每路10ms周期数据发送完毕的时间点，如图1下半部分所示)，CPU接收数据后，需要每2ms(10ms/5＝2ms)中断一次进行5次数据处理(P1～P5)，加大了CPU数据接收与处理来回切换处理次数，并且中断次数和处理时间会随着外界设备的数量增加而增加。而且，随着综合航电系统复杂度的不断提升，所需要连接的各种设备及对应的数据通道数量也不断增加，导致数据接口单元的处理能力和数据处理速度较慢的问题无法满足更多机载设备的通信处理需求，进而导致综合航电系统整体性能和可靠性无法达到更高标准航电系统的要求。
技术实现思路
本专利技术的目的之一至少在于，针对如何克服上述现有技术存在的问题，提供一种用于在航电系统中提高通信与处理速度的装置和方法，能够提高通信处理速度，增加处理的机载设备数量，并保持航电系统的稳定性和可靠性。为了实现上述目的，本专利技术采用的技术方案包括以下各方面。一种用于在航电系统中提高通信与处理速度的装置，其包括通过SRIO接口连接的FPGA与CPU；其中，FPGA具有：多个串行输入接口，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；CPU具有：解包模块，用于按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块，用于对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块，用于将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；FPGA进一步包括：与每个发送缓存模块连接的译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。一种用于在航电系统中提高通信与处理速度的方法，其包括以下步骤：通过FPGA的多个串行输入接口接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；CPU中的解包模块按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；FPGA中与每个发送缓存模块连接的译码模块读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。综上所述，由于采用了上述技术方案，本专利技术至少具有以下有益效果：通过将FPGA与CPU相结合，并结合高速总线通信技术进行数据的缓存与组包，能够在进行大量机载设备通信数据处理时，提高CPU处理速度，而且处理的设备能力数量会相对增加，并提高航电系统整体性能和稳定性。附图说明图1是现有的航电系统中数据接口单元进行通信和处理的时序示意图。图2是根据本专利技术实施例的数据接口单元DIU的应用连接示意图。图3是根据本专利技术实施例的用于在航电系统中提高通信与处理速度的装置结构示意图。图4是根据本专利技术实施例的装置和方法应用在航电系统的数据接口单元中进行通信和处理的时序示意图。具体实施方式下面结合附图及实施例，对本专利技术进行进一步详细说明，以使本专利技术的目的、技术方案及优点更加清楚明白。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。图2示出了根据本专利技术实施例的数据接口单元DIU的应用连接示意图，数据接口单元DIU通过串行通信接口连接至惯性导航系统/全球卫星导航系统组合导航系统INS/GNSS、大气数据计算机ADC、发动机参数采集器DTC、数据记录仪VMS、以及综合无线电系统CNS，并通过以太网接口连接至综合显示控制单元DU。综合无线电系统CNS主要包括甚高频电台VHF、多模接收机VOR/ILS、无线电高度表RA、自动定向机ADF、测距机DME、航管应答机XPDR和机内通话ACU等设备，共同集成为一集成装置，统一通过数据处理机与DIU及其它外部设备进行数据交互。图3是根据本专利技术实施例的用于在航电系统中提高通信与处理速度的装置结构示意图，该装置和方法均应用于数据接口单元DIU中以提高通信与处理速度，从而增大航电系统能够处理的机载设备的数量，并保持较高的稳定性和可靠性。该装置包括通过SRIO接口(SerialRapidI/O，串行快速输入输出接口)连接的FPGA与CPU；FPGA主要负责数据的收发、缓存、心跳数据组包；CPU主要进行数据的处理(对数据进行校验、根据预设的条件将来自不同设备的数据通过相应的通道发送至指定的设备)。其中，FPGA具有：多个串行输入接口(RS_RX-1至RS_RX-n，例如n为20)，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的第一心跳周期(例如5ms或者2ms)将第一心跳数据包通过FPGA本文档来自技高网...

【技术保护点】
1.一种用于在航电系统中提高通信与处理速度的装置，其特征在于，所述装置包括通过SRIO接口连接的FPGA与CPU；其中，FPGA具有：多个串行输入接口，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；CPU具有：解包模块，用于按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块，用于对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块，用于将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；FPGA进一步包括：与每个发送缓存模块连接的译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。...

【技术特征摘要】
1.一种用于在航电系统中提高通信与处理速度的装置，其特征在于，所述装置包括通过SRIO接口连接的FPGA与CPU；其中，FPGA具有：多个串行输入接口，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；CPU具有：解包模块，用于按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块，用于对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块，用于将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；FPGA进一步包括：与每个发送缓存模块连接的译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。2.根据权利要求1所述的装置，其特征在于，所述FPGA进一步包括多个离散量输入接口，用于接收多个机载设备数据通道发送的离散量数据；多个离散量输出接口，用于向多个机载设备数据通道发送的离散量数据。3.根据权利要求1所述的装置，其特征在于，所述第一心跳周期为5ms或者2ms。4.根据权利要求3所述的装置，其特征在于，所述第二心跳周期小于或等于第一心跳周期。5.根据权利要求1所述的装置，其特征在于，所述接收缓存模块和发送缓存模块均采用块随机存取存储器BRAM做临时缓存。6.根据权利要求1所述的装置，其特征在于，所述CPU采用P2020NXN2MHC芯片，串行输入、输出接口采用ISO3080DWR通信模块，FPGA采用XC7A100T-2FGG484I芯...

【专利技术属性】
技术研发人员：徐国，邓雪，
申请(专利权)人：成都赫尔墨斯科技股份有限公司，
类型：发明
国别省市：四川,51