本实用新型专利技术提供一种片外NORFLASH存储芯片启动电路，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。本实用新型专利技术实现ARM9从片外的NORFLASH快速启动，而且可以很方便的实现程序的在线更新，在不需要编程器的情况下实现在借助SDRAM的情况下完成修改启动代码区的数据。
【技术实现步骤摘要】
一种片外NORFLASH存储芯片启动电路
本技术属于通信
，具体涉及一种片外NORFLASH存储芯片启动电路。
技术介绍
常用的ARM9的芯片的上电启动的技术方案大多数都是采用的厂家推荐的仿真开发板的方案，上电启动时是从NANDFLASH启动的，NANDFLASH的存储方式和NORFLASH的不同。因此需要ARM9主芯片带有专用的接口电路，对选用ARM9芯片有很大的限制。必须要把NANDFLASH的存储的代码读到内部的SRAM里才能运行，而且启动代码的长度和功能都受到限制，数据线和地址线是公用的，因此读取速度要慢一点，此外NANDFLASH的特性决定了要在使用中防止出现坏块和坏点。最重要的是采用NANDFLASH存储器时读取和写入都要通过ARM9的控制器来写入，写入时还要避开存储器的坏点，致使所需的控制算法复杂。
技术实现思路
本技术的目的是提供一种片外NORFLASH存储芯片启动电路，实现ARM9从片外的NORFLASH快速启动，而且可以很方便的实现程序的在线更新，在不需要编程器的情况下实现在借助SDRAM的情况下完成修改启动代码区的数据。本技术提供了如下的技术方案：一种片外NORFLASH存储芯片启动电路，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。优选的，所述CPU设有NCS0片选管脚，所述NORFLASH存储芯片通过所述NCS0片选管脚与所述CPU连接。优选的，所述SDRAM与所述数据总线和所述地址总线相互连接，所述SDRAM与所述数据总线和所述地址总线之间设有双向数据地址总线，所述SDRAM通过所述双向数据地址总线连接到所述数据总线和所述地址总线上。优选的，所述CPU还连接有主时钟，所述主时钟与所述CPU之间还设有缓冲器。优选的，所述主时钟包括100M时钟和32.768K时钟，所述100M时钟和所述32.768K时钟与所述CPU之间分别设有所述缓冲器。优选的，所述CPU还分别连接有JTAG编程接口和以太网芯片。本技术的有益效果是：整个电路采用从片外NORFLASH存储芯片启动，对ARM9芯片的选型限制少，实现一个系列的产品的硬件的方案配置相同，只需要选用不同功能的ARM9来实现各种产品对硬件的需求。附图说明附图用来提供对本技术的进一步理解，并且构成说明书的一部分，与本技术的实施例一起用于解释本技术，并不构成对本技术的限制。在附图中：图1是本技术结构示意图；图2是NORFLASH存储芯片的接口电路示意图；图3是CPU的接口电路示意图。具体实施方式如图1所示，一种片外NORFLASH存储芯片启动电路，包括CPU以及与CPU连接的BMS和NORFLASH存储芯片，CPU设有NCS0片选管脚，NORFLASH存储芯片通过NCS0片选管脚与CPU连接。CPU与NORFLASH存储芯片之间通过数据总线和地址总线相互连接，CPU与NORFLASH存储芯片之间还连接有SDRAM，SDRAM与数据总线和地址总线相互连接，SDRAM与数据总线和地址总线之间设有双向数据地址总线，SDRAM通过双向数据地址总线连接到数据总线和地址总线上。CPU内设SRAM，SRAM与NORFLASH存储芯片相互连接。进一步的，CPU还连接有主时钟，主时钟与CPU之间还设有缓冲器，主时钟包括100M时钟和32.768K时钟，100M时钟和32.768K时钟与CPU之间分别设有缓冲器，用于配置静态内存控制器的时序逻辑。CPU还分别连接有JTAG编程接口和以太网芯片，用于更新和通信。如图1-图3所示，一种片外NORFLASH存储芯片启动电路具体的，从片外的NORFLASH存储芯片启动电路，在电路上电后，系统首先从地址为0的地方启动，当ARM9主芯片检测启动BMS管脚(启动模式选择)，当检测到BMS为高低电平时，系统设置为默认的低速，从片外地址选择的NCS0片选管脚所连接的存储器读取程序，当主芯片检测到从地址0开始的32个字节的数据是有效程序时，就从存储器中读取程序并执行，本技术方案的电路中NCS0片选管脚所连接就是NORFLASH存储芯片。具体的，启动电路配置静态内存控制器的时序逻辑，使NCS0片选管脚所连接的NORFLASH存储芯片在高速时钟的模式下工作，把启动储存器的最前面的4K的代码搬移到主芯片CPU的内部自带的SRAM中。搬移完成后执行CPU的REMAP＝1指令，这时内部的SRAM被定义为地址0的，同时从内部的SRAM开始执行，内部的SRAM的4K代码的主要功能是把NCS0片选管脚所接的NORFALSH存储芯片的所有的程序代码全部搬移到片外的内存SDRAM。虽然在NORFLASH存储芯片中程序也能运行，但是SDRAM的读写的速度更快，可以以100MHz的速度运行，在不需要编程器的情况下可以实现程序在借助SDRAM的情况下可以实现修改启动代码区的数据并且实现一个系列的产品的硬件的方案配置相同，只需要选用不同功能的ARM9来实现各种产品对硬件的需求。以上所述仅为本技术的优选实施例而已，并不用于限制本技术，尽管参照前述实施例对本技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...
【技术保护点】
1.一种片外NORFLASH存储芯片启动电路，其特征在于，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。
【技术特征摘要】
1.一种片外NORFLASH存储芯片启动电路，其特征在于，包括CPU以及与所述CPU连接的BMS和NORFLASH存储芯片，所述CPU与所述NORFLASH存储芯片之间通过数据总线和地址总线相互连接，所述CPU与所述NORFLASH存储芯片之间还连接有SDRAM，所述CPU内设SRAM，所述SRAM与所述NORFLASH存储芯片相互连接。2.根据权利要求1所述的一种片外NORFLASH存储芯片启动电路，其特征在于，所述CPU设有NCS0片选管脚，所述NORFLASH存储芯片通过所述NCS0片选管脚与所述CPU连接。3.根据权利要求1所述的一种片外NORFLASH存储芯片启动电路，其特征在于，所述SDRAM与所述数据总线和所述地...
【专利技术属性】
技术研发人员：周秀明，曹明，徐刚，
申请(专利权)人：南京方能自动化设备有限公司，周秀明，
类型：新型
国别省市：江苏,32
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