电路和扩展频谱时钟生成电路制造技术

本公开的实施例涉及电路和扩展频谱时钟生成电路。一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔‑西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。

Circuit and spread spectrum clock generation circuit

Embodiments of the present disclosure relate to circuits and extended spectrum clock generation circuits. A phase-locked or frequency-locked loop circuit includes an oscillator configured to generate an output clock signal whose frequency is set by an oscillator control signal. The modulator circuit receives the first signal and the second signal and is configured to generate a control signal whose value is modulated in response to the first and second signals. The filter circuit generates the oscillator control signal by filtering the control signal. The Delta Sigma modulator circuit operates to modulate the second signal in response to the modulation mode. Therefore, the output clock signal is an extended spectrum clock signal.

【技术实现步骤摘要】
电路和扩展频谱时钟生成电路
本技术涉及扩展频谱时钟发生器并且更具体地涉及具有高调制频率的扩展频谱时钟发生器。
技术介绍
片上系统(SoC)类型的集成电路通常包括响应于时钟信号而进行操作的数字电路。SoC数字电路设计的演进要求增大时钟信号的频率。然而，随着时钟信号的工作频率增大，电磁干扰(EMI)也增大。此EMI会是个重要问题，特别是在消费者电子产品、基于微处理器的系统以及数据传输电路中。因此，减少EMI是关键的设计特征。存在多种已知的EMI减少方案，包括：使用屏蔽箱、转换速率控制电路以及扩展频谱时钟生成。在这些选项中，扩展频谱时钟生成由于其较低的硬件成本而成为具有吸引力的方案。因此，使用扩展频谱时钟生成电路是许多SoC设计的共同组成部分。参照图1，示出了针对基于锁相环(PLL)实现方式的扩展频谱时钟发生器电路10的常规配置。电路10接收被馈送至相位差检测器(PDD)12的第一输入端的基准频率信号f基准。相位差检测器12的第二输入端接收反馈频率信号f反馈。相位差检测器12确定基准频率信号f基准与反馈频率信号f反馈之间的相位差。相位差检测器12的输出驱动电荷泵(CP)电路14，所述CP电路生成指示确定的相位差的电压信号。此电压信号然后由低通滤波器(LPF)16进行滤波以生成控制信号。压控振荡器(VCO)18的控制输入端接收控制信号并且生成输出时钟信号f输出。分频器电路(/N)20对输出时钟信号f输出进行N次分频以生成反馈频率信号f反馈。环路电路因此操作以使输出时钟信号的相位锁定至基准频率信号f基准的相位，其中，输出时钟信号的频率为基准频率信号f基准的整数倍(N)。为实现对输出时钟信号的扩展频谱控制，分频值N由西格玛-德尔塔(ΣΔ)调制器电路22进行调制。通过输入信号将调制模式(ModulationProfile)的标示提供至西格玛-德尔塔调制器电路22，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。图2示出了基于锁频环(FLL)实现方式的扩展频谱时钟发生器电路30的常规配置。计数差(CD)电路32在第一输入端处接收基准计数C基准并且在第二输入端处接收反馈计数C反馈。计数差电路32是操作以确定所接收的计数值差的数字电路。此差值然后由数字低通滤波器(LPF)34进行滤波以生成数字控制信号。数模转换器(DAC)电路36将数字控制信号转换成模拟控制信号。流控振荡器(CCO)38的控制输入端接收模拟控制信号并且生成输出时钟信号f输出。周期计数器电路(CCC)40接收输出时钟信号f输出和基准频率信号f基准。周期计数器电路40操作以对输出时钟信号f输出的在基准频率信号f基准的每单个周期内出现的周期数进行计数。此计数为反馈计数C反馈。环路电路因此操作以使输出时钟信号的频率锁定为基准频率信号f基准的频率的整数倍，其中，该整数倍由基准计数C基准的值来指定。为实现扩展频谱控制，基准计数C基准是值为N的计数，该N值由西格玛-德尔塔(ΣΔ)调制器电路42调制。通过输入信号将调制模式(ModulationProfile)的标示提供至西格玛-德尔塔调制器电路42，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。用于西格玛-德尔塔调制器电路22或42的输入信号的三角波模式提供了频谱的近似最佳扩展，以便减轻EMI效应。扩展频谱时钟发生器调制所要求的分数分辨率是通过西格玛-德尔塔调制器电路22或42实现的。使用这种方法的一个问题是无法实现高频调制。扩展频谱时钟发生器调制必须比系统电路10或30的带宽小至少三倍，以便至少传送三角波基频的三次谐波。系统电路10或30的带宽主要是基准频率信号f基准的函数。例如，针对PLL实现方式可能的最大带宽约是基准频率的八分之一。如果考虑到带宽的处理、电压、温度(PVT)变化，该比率将下降到大约二十四分之一。现进一步允许三角波的三个谐波，扩展频谱时钟发生器模式的最大频率将是七十二分之一。新SoC设计和新标准将要求调制频率达到或高于2MHz，其中，基准频率低至32kHz。图1和图2的解决方案都是不可用的。因而，需要存在具有高调制频率的扩展频谱时钟发生器。优选地，发生器的操作不取决于基准频率。仍进一步，所生成的扩展频谱时钟的调制深度和调制频率应该是可编程的并且是PVT容许的。
技术实现思路
本公开的目的是提供一种扩展频谱时钟生成电路，以至少部分地解决现有技术中存在的上述问题。在实施例中，电路包括：锁定环电路，该锁定环电路包括：被配置用于生成其频率由振荡器控制信号设置的输出时钟信号；调制器电路，该调制器电路具有被配置用于接收第一信号的第一输入端以及被配置用于接收第二信号的第二输入端，该调制器电路被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制；以及滤波器电路，该滤波器电路被配置用于通过对该控制信号进行滤波而生成该振荡器控制信号；以及德尔塔-西格玛调制器电路，该德尔塔-西格玛调制器电路被配置用于响应于调制模式而对该第二信号进行调制，从而使得该输出时钟信号为扩展频谱时钟信号。在一个实施例中，所述锁定环电路为锁相环电路并且进一步包括：相位检测器电路，所述相位检测器电路具有被配置用于接收基准频率信号的第一输入端以及被配置用于接收反馈频率信号的第二输入端，所述相位检测器电路被配置用于检测所述基准频率信号与所述反馈频率信号之间的相位差并且输出差分信号；电荷泵电路，所述电荷泵电路被配置用于响应于所述差分信号而生成电压信号，其中，所述第一信号来源于所述电压信号；以及分频器电路，所述分频器电路被配置用于对所述输出时钟信号进行分频以生成所述反馈频率信号。在一个实施例中，所述锁定环电路进一步包括被配置用于对所述电压信号进行滤波以生成所述第一信号的另一滤波器电路。在一个实施例中，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。在一个实施例中，所述时钟信号为所述输出时钟信号的分频版本。在一个实施例中，所述时钟信号为所述基准频率信号。在一个实施例中，所述锁定环电路为锁频环电路并且进一步包括：计数差电路，所述计数差电路具有被配置用于接收基准计数的第一输入端以及被配置用于接收反馈计数的第二输入端，所述计数差电路被配置用于确定所述基准计数与所述反馈计数之间的差值；数模转换器电路，所述数模转换器电路被配置用于将所述差值转换成所述第一信号；以及周期计数器电路，所述周期计数器电路被配置用于在基准频率信号的一个周期内对所述输出时钟信号的周期数进行计数以生成所述反馈计数。在一个实施例中，所述锁定环电路进一步包括被配置用于对所述差值进行滤波的另一滤波器电路。在一个实施例中，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。在一个实施例中，所述时钟信号为所述输出时钟信号的分频版本。在一个实施例中，所述时钟信号为所述基准频率信号。在一个实施例中，所述调制器电路包括：多个电流路径；其中，每个电流路径包括被配置用于生成电流的电流源，其中，所述电流源由所述第一信号进行偏置；电流求和电路，所述电流求和电路被配置用于对来自所述电流路径的所述生成的电流本文档来自技高网...

【技术保护点】
1.一种电路，其特征在于，包括：锁定环电路，所述锁定环电路包括：振荡器，所述振荡器被配置用于生成其频率由振荡器控制信号设置的输出时钟信号；调制器电路，所述调制器电路具有被配置用于接收第一信号的第一输入端以及被配置用于接收第二信号的第二输入端，所述调制器电路被配置用于生成控制信号，所述控制信号的值响应于所述第一和第二信号而被调制；以及滤波器电路，所述滤波器电路被配置用于通过对所述控制信号进行滤波而生成所述振荡器控制信号；以及德尔塔‑西格玛调制器电路，所述德尔塔‑西格玛调制器电路被配置用于响应于调制模式而对所述第二信号进行调制，从而使得所述输出时钟信号为扩展频谱时钟信号。

【技术特征摘要】
2016.08.30 US 15/251,0651.一种电路，其特征在于，包括：锁定环电路，所述锁定环电路包括：振荡器，所述振荡器被配置用于生成其频率由振荡器控制信号设置的输出时钟信号；调制器电路，所述调制器电路具有被配置用于接收第一信号的第一输入端以及被配置用于接收第二信号的第二输入端，所述调制器电路被配置用于生成控制信号，所述控制信号的值响应于所述第一和第二信号而被调制；以及滤波器电路，所述滤波器电路被配置用于通过对所述控制信号进行滤波而生成所述振荡器控制信号；以及德尔塔-西格玛调制器电路，所述德尔塔-西格玛调制器电路被配置用于响应于调制模式而对所述第二信号进行调制，从而使得所述输出时钟信号为扩展频谱时钟信号。2.如权利要求1所述的电路，其特征在于，所述锁定环电路为锁相环电路并且进一步包括：相位检测器电路，所述相位检测器电路具有被配置用于接收基准频率信号的第一输入端以及被配置用于接收反馈频率信号的第二输入端，所述相位检测器电路被配置用于检测所述基准频率信号与所述反馈频率信号之间的相位差并且输出差分信号；电荷泵电路，所述电荷泵电路被配置用于响应于所述差分信号而生成电压信号，其中，所述第一信号来源于所述电压信号；以及分频器电路，所述分频器电路被配置用于对所述输出时钟信号进行分频以生成所述反馈频率信号。3.如权利要求2所述的电路，其特征在于，所述锁定环电路进一步包括被配置用于对所述电压信号进行滤波以生成所述第一信号的另一滤波器电路。4.如权利要求2所述的电路，其特征在于，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。5.如权利要求4所述的电路，其特征在于，所述时钟信号为所述输出时钟信号的分频版本。6.如权利要求4所述的电路，其特征在于，所述时钟信号为所述基准频率信号。7.如权利要求1所述的电路，其特征在于，所述锁定环电路为锁频环电路并且进一步包括：计数差电路，所述计数差电路具有被配置用于接收基准计数的第一输入端以及被配置用于接收反馈计数的第二输入端，所述计数差电路被配置用于确定所述基准计数与所述反馈计数之间的差值；数模转换器电路，所述数模转换器电路被配置用于将所述差值转换成所述第一信号；以及周期计数器电路，所述周期计数器电路被配置用于在基准频率信号的一个周期内对所述输出时钟信号的周期数进行计数以生成所述反馈计数。8.如权利要求7所述的电路，其特征在于，所述锁定环电路进一步包括被配置用于对所述差值进行滤波的另一滤波器电路。9.如权利要求7所述的电路，其特征在于，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。10.如权利要求9所述的电路，其特征在于，所述时钟信号为所述输出时钟信号的分频版本。11.如权利要求9所述的电路，其特征在于，所述时钟信号为所述基准频率信号。12.如权利要求1所述的电路，其特征在于，所述调制器电路包括：多个电流路径；其中，每个电流路径包括被配置用于生成电流的电流源，其中，所述电流源由所述第一信号进行偏置；电流求和电路，所述电流求和电路被配置用于对来自所述电流路径的所述生成的电流进行求和以输出所述控制信号；以及开关电路，所述开关电路被配置用于响应于所述第二信号而选择性地致动所述电流源。13...

【专利技术属性】
技术研发人员：A·库玛，G·米德哈，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰,NL