一种非易失性铁电随机存储器及制备工艺制造技术

本发明专利技术涉及一种非易失性铁电随机存储器及制备工艺，由于通孔填充时形成的表面不平坦，将该层结构与基底层的空间设计结合起来，将铁电电容集成在离通孔较远的金属上，一方面避免通孔表面附近不平坦给铁电电容带来的性能损伤，另一方面又可实现高密度的存储单元设计，该工艺制备的铁电随机存储器，其存储密度高、与CMOS工艺线完全兼容，工艺流程简单，以及在铁电电容集成前不需要平坦化工艺。

【技术实现步骤摘要】
一种非易失性铁电随机存储器及制备工艺
本专利技术属于集成电路工艺
，涉及新型存储器的集成工艺领域，具体为一种基于CMOS后端工艺铁电电容集成的非易失性铁电随机存储器(FRAM)的制备工艺。
技术介绍
FRAM被称为下一代存储器技术中非常有应用前景的存储器之一。它是将铁电电容(包括底电极、铁电薄膜材料和顶电极)集成于互补氧化物金属半导体(CMOS)中，通过定义铁电电容电滞回线上正负极化电荷值为数据“0”和“1”来实现存储功能，参考图1。FRAM同时具备RAM(随机存储器)和ROM(只读存储器)的特点，具有非易失性、低功耗、耐疲劳、读写速度快及抗辐射等优点，已实现了在RFID、智能电表、气表、水表、电梯、ATM机、PLC控制和医疗设备等领域的商业应用。相比于传统易失性存储器和其他非易失性技术，FRAM显示了明显的优势，但目前FRAM在存储器市场仍占据较小的份额。这主要是因为FRAM的制造技术的限制，其中包括较低的存储密度，较高的制造成本以及较难实现嵌入式集成。这些限制主要来源于铁电电容的集成技术。铁电电容的底、顶电极主要是Pt、Ir、IrO2和SrRO3等难刻蚀的金属，铁电薄膜材料主要是锆钛酸铅(PZT)系列(包括掺杂和无掺杂)。在制备过程中，由于铁电薄膜和电极材料与CMOS工艺线的交叉污染，必须采用阻挡层技术和多层顶电极的技术以降低该效应。增加了工艺复杂性和制造成本，且难以实现高密度集成。另外，PZT的退火温度较高，易对金属氧化物半导体场效应晶体管(MOSFET)以及金属连线造成有害的影响，将其嵌入到FRAM工艺模块中需要降低制备温度，然而低温制备的PZT薄膜性能将出现明显的衰退。为简化现有FRAM的工艺流程、降低制造成本，增加存储密度，将铁电电容集成到CMOS后端工艺上有望解决以上问题。但是，目前实现商业化应用的铁电薄膜PZT、SBT薄膜的结晶温度均较高(>600℃)，在与CMOS后端工艺集成过程中，较大的热预算会对晶体管工作特性产生影响，此外，采用传统的铁电薄膜材料将不可避免地引入金属平坦化技术、多层金属电极技术、阻挡层技术等，无法满足目前制造成本逐渐降低的趋势。因此寻找一种可实现低温退火结晶(≤450℃)、性能良好的铁电薄膜材料是进一步优化电容型铁电存储器工艺和性能的突破口之一。与此同时，增加存储密度意味着降低存储单元的尺寸，然而随着尺寸不断降低，在铁电电容嵌入式集成工艺中，由于通孔填充后的表面粗糙度较大，继而生长的铁电电容性能损伤问题不可忽视。目前已有的技术提出在铁电电容的制备前采用化学机械抛光，实现纳米级的表面粗糙度。但是工艺较为繁杂，且金属通孔与介电层在铁电薄膜退火中热膨胀系数不同将导致铁电电容热预算不均匀，降低薄膜性能均一性和稳定性。因此，为实现与CMOS工艺线完全兼容，简化工艺流程、优化空间结构设计为进一步发展低制造成本、高密度FRAM的制备方法，具有重要的研究意义和广泛的应用价值。
技术实现思路
本专利技术的目的在于提出一种非易失性铁电随机存储器及制备工艺，该工艺制备的铁电随机存储器，其存储密度高、与CMOS工艺线完全兼容，工艺流程简单，以及在铁电电容集成前不需要平坦化工艺。本专利技术的技术方案如下：一种非易失性铁电随机存储器的制备工艺，具体步骤为：步骤一：根据传统的CMOS工艺流程完成器件的源、漏、栅极制备，以及多层通孔、层间介质、多层金属的沉积和刻蚀的形成，直至最后一层金属布线形成之前；步骤二：制备铁电电容的金属下电极；步骤三：制备与CMOS工艺兼容、满足低温制备要求的铁电薄膜材料；步骤四：制备铁电电容的金属上电极；步骤五：金属-铁电层-金属(MFM)电容结构刻蚀，将铁电电容结构集成在离通孔较远、较为平坦的金属板侧边区域；步骤六：钝化层的形成以及最后一层通孔的刻蚀和填充，其工艺与传统CMOS工艺的最后工序完全兼容，完成存储单元的制备。其中，步骤五中描述的结构设计，其技术原理如下：由于通孔填充时形成的表面不平坦，为了进一步降低工艺成本，将该层结构与基底层的空间设计结合起来，将铁电电容集成在离通孔较远的金属上，一方面避免通孔表面附近不平坦给铁电电容带来的性能损伤，另一方面又可实现高密度的存储单元设计。优选地，将铁电电容沉积在未经化学机械抛光的Cu金属线上。优选地，步骤五中铁电电容集成在距离通孔较远、表面较为平坦的金属线上，平均表面粗糙度达到5nm以内。优选地，铁电电容的制备工艺位于最后一层金属布线之前。优选地，铁电电容的制备过程，包括沉积、退火与刻蚀，且温度均不高于450℃。优选地，该专利技术针对目前先进的0.13mm及以下工艺节点设计，铁电电容的面积为0.3-1μm2。优选地，步骤三中采用与CMOS工艺兼容的铁电薄膜材料，包括氧化铪、氧化锆、及其含有一种或多种掺杂的氧化铪或氧化锆材料，掺杂原子也与CMOS工艺兼容，包括：铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、金(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)。优选地，步骤二、四中采用与CMOS工艺兼容的电极，电极包括但不限于TiN、TaN、W等金属电极。上述金属均具有易刻蚀、较高的刻蚀选择比等优势，同时适用于更小尺寸甚至是三维结构中。优选地，步骤四中采用的电极为TiN、TaN、W的一层电极，或者TiN/TaN与W组合的两层电极。与现有的技术相比，本专利技术主要有以下优势：(1)本专利技术现有CMOS工艺线完全兼容，工艺简单，可在现有工艺线上嵌入集成；(2)铁电电容的集成工艺简单、无交叉污染、且集成前无须平坦化处理；(3)器件微缩时，无须考虑通孔处热膨胀系数不同对铁电电容造成的性能影响；(4)本专利技术提出的电容型铁电存储器结构无须对其它逻辑器件和工艺进行改善；综上所述，本专利技术具有实现铁电存储器高存储密度、与CMOS工艺线完全兼容，工艺流程简单、低制造成本的效果。附图说明下面结合附图对本专利技术作详细说明图1为铁电薄膜的电滞回线图。图2为最后一道金属布线前的器件结构示意图。图3为在图2结构的基础上沉积铁电电容后的结构示意图。图4为在图3结构的基础上完成铁电电容刻蚀后的结构示意图。图5为完成铁电电容集成的FRAM结构示意图。图6为实施例2中铁电电容的结构示意图。图7为实施例2中通孔上不同区域的铁电电容的电滞回线图。附图标记：图中有有自定义的标号(如1、2)如此表述：1-p型硅衬底，2-n型源区，3-n型漏区，4-栅介质层，5-通孔，6-金属层，7-中间必要的金属连线结构，8-铁电电容的底电极，9-铁电薄膜层，10-铁电电容顶电极，11-钝化层，12-重掺硅，13-氧化硅，14-氮化钛，15-锆掺杂的氧化铪，16-氮化钛。具体实施方式下面结合附图与具体实施方式对本专利技术作进一步详细描述。下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是基于目前CMOS硅工艺技术的高速发展的现状，本专利技术还可以采用其他不同于在此描述的其它方式来实施。本专利技术主要是提出两种铁电电容CMOS后端工艺的集成思路，其专利技术点不局限于某一道具体的工艺的替代和变化。本专利技术的核心专利技术点是将氧化铪基铁电电容集成到CMOS后端工艺中，充分利用器件三维空间设计，简化工艺流程，实现低成本、高密度、完全与硅工艺兼容的铁电随机存储器的结构设计。实施例本文档来自技高网...

【技术保护点】
1.一种非易失性铁电随机存储器的制备工艺，步骤为：步骤一：根据传统的CMOS工艺流程完成器件的源、漏、栅极制备，以及多层通孔、层间介质、多层金属的沉积和刻蚀的形成，直至最后一层金属布线形成之前；步骤二：制备铁电电容的金属下电极；步骤三：制备氧化铪基铁电薄膜；步骤四：制备铁电电容的金属上电极；步骤五：金属‑铁电层‑金属电容结构刻蚀，将铁电电容结构集成在离通孔较远、较为平坦的金属板侧边区域；步骤六：钝化层的形成以及最后一层通孔的刻蚀和填充，完成存储单元的制备。

【技术特征摘要】
1.一种非易失性铁电随机存储器的制备工艺，步骤为：步骤一：根据传统的CMOS工艺流程完成器件的源、漏、栅极制备，以及多层通孔、层间介质、多层金属的沉积和刻蚀的形成，直至最后一层金属布线形成之前；步骤二：制备铁电电容的金属下电极；步骤三：制备氧化铪基铁电薄膜；步骤四：制备铁电电容的金属上电极；步骤五：金属-铁电层-金属电容结构刻蚀，将铁电电容结构集成在离通孔较远、较为平坦的金属板侧边区域；步骤六：钝化层的形成以及最后一层通孔的刻蚀和填充，完成存储单元的制备。2.根据权利要求1所述的非易失性铁电随机存储器的制备工艺，其特征在于：将铁电电容沉积在未经化学机械抛光的Cu金属线上。3.根据权利要求1所述的非易失性铁电随机存储器的制备工艺，其特征在于：铁电电容集成在距离通孔较远、表面粗糙度小于5nm...

【专利技术属性】
技术研发人员：廖佳佳，彭强祥，曾斌建，廖敏，周益春，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：湖南,43