半导体集成电路的电容装置及其制作方法制造方法及图纸

技术编号:18973784 阅读:21 留言:0更新日期:2018-09-19 04:10
本发明专利技术提供一种半导体集成电路的电容装置及其制作方法,采用三层牺牲层及三层支撑层的叠层结构,通过在牺牲层移除后,刻蚀打开支撑层的开口前沉积第一顶部支撑辅助层及第二顶部支撑辅助层,以增加刻蚀阻挡,提高支撑层的剩余厚度。本发明专利技术可有效提高电容孔的高度,从而提高垂直电容器的高度以增加电极板表面积,可在相同的单位面积内获得更高的电容值。本发明专利技术可以获得剩余厚度介于10~50nm的支撑层,使得垂直电容器结构更稳固,大大降低了具有较大高度的电容倒塌的风险。

【技术实现步骤摘要】
半导体集成电路的电容装置及其制作方法
本专利技术属于半导体集成电路器件设计及制造领域,特别是涉及一种半导体集成电路的电容装置及其制作方法。
技术介绍
电容器作为半导体集成电路中的必要元件之一,在电路中具有电压调整、滤波等功能,因而被广泛用于集成电路中,例如,电容器是动态随机存储器(DRAM)、静态随机存储器(SRAM)和一些微处理器的必要元件。动态随机存储器(DynamicRandomAccessMemory,简称:DRAM)是计算机中常用的半导体存储器件,由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11;晶体管11的栅极与字线13相连、晶体管11的漏极/源极与位线12相连、晶体管11的源极/漏极与电容器10相连;字线13上的电压信号能够控制晶体管11的打开或关闭,进而通过位线12读取存储在电容器10中的数据信息,或者通过位线12将数据信息写入到电容器10中进行存储,如图1所示。随着半导体器件尺寸微缩,电容器在衬底上的横向面积逐渐减小。垂直电容器是在衬底中形成深槽,利用深槽的侧壁提供电容器的主要极板面积,以此减少电容器在芯片表面所占用的横向面积,同时仍然可以获得较大的电容。然而,提高电容器极板高度虽然可以大大地提高电容器的电容,但是,较高的电容器高度存在较高的机械强度要求,具有较大高度的电容器容易面临倒塌的风险。基于以上所述,提供一种可以有效提高电容器高度,并能避免电容器倒塌的半导体集成电路的电容装置及其制作方法实属必要。
技术实现思路
鉴于以上所述现有技术的缺点,本专利技术的目的在于提供一种半导体集成电路的电容装置及其制作方法,用于解决现有技术中具有较大高度的电容器容易面临倒塌风险的问题。为实现上述目的及其他相关目的,本专利技术提供一种半导体集成电路的电容装置的制作方法,其特征在于,所述制作方法包括步骤:1)提供一基底,所述基底具有多个电容触点,于所述基底上形成刻蚀停止层;2)形成叠层结构于所述刻蚀停止层上,所述叠层结构包括依次层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层;3)刻蚀出电容孔于所述叠层结构中,所述电容孔显露所述电容触点;4)形成第一导电层于所述电容孔的底部及侧壁;5)形成覆盖所述第三支撑层以及所述电容孔顶部开口的阻挡层,并在所述阻挡层上形成掩模图形,基于所述掩模图形刻蚀出第一开口于所述阻挡层及所述第三支撑层,以显露所述第三牺牲层,然后去除所述掩膜图形,保留所述阻挡层;6)采用湿法腐蚀工艺去除所述第三牺牲层,以显露所述第二支撑层;7)形成第一顶部支撑辅助层于所述阻挡层上,以所述第一顶部支撑辅助层、所述阻挡层及所述第三支撑层为第一掩膜,刻蚀出第二开口于所述第二支撑层中,在所述刻蚀过程中,所述第一顶部支撑辅助层及所述阻挡层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第一剩余厚度;8)采用湿法腐蚀工艺去除所述第二牺牲层,以显露所述第一支撑层;9)形成第二顶部支撑辅助层于所述第三支撑层上,以所述第二顶部支撑辅助层及所述第三支撑层为第二掩膜,刻蚀出第三开口于所述第一支撑层中,在所述刻蚀过程中,所述第二顶部支撑辅助层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第二剩余厚度;10)采用湿法腐蚀工艺去除所述第一牺牲层;以及11)形成电容介质层于所述第一导电层的内表面及外表面,于所述电容介质层上形成第二导电层,以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。优选地,步骤9)完成后,所述第三支撑层的所述第二剩余厚度不小于所述第三支撑层在步骤2)的初始厚度的二分之一,以保证所述第三支撑层对所述双面电容器的稳定支撑。优选地,步骤9)完成后,所述第三支撑层的所述第二剩余厚度与所述第三支撑层在步骤2)的初始厚度概呈相等。优选地,所述第三支撑层的所述初始厚度范围介于10nm~50nm之间,步骤9)完成后,所述第三支撑层的所述第二剩余厚度介于10nm~50nm之间,所述刻蚀停止层的材质包括氮化硅,所述刻蚀停止层的厚度范围介于5nm~60nm之间。优选地,所述第一牺牲层的厚度小于所述第二牺牲层的厚度,且所述第一牺牲层的厚度小于所述第三牺牲层的厚度,以降低步骤10)采用湿法腐蚀工艺去除所述第一牺牲层的去除难度并提高去除速率。优选地,所述第一牺牲层的厚度范围介于100nm~400nm之间,所述第二牺牲层的厚度范围介于100nm~800nm之间,所述第三牺牲层的厚度范围介于100nm~800nm之间,所述第一支撑层的厚度范围介于10nm~100nm之间,所述第二支撑层的厚度范围介于10nm~100nm之间,所述阻挡层的厚度范围介于10nm~200nm之间。优选地,所述第一牺牲层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅,所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅,所述第一导电层的材质包括金属氮化物及金属硅化物中的一种;所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种;所述第二导电层的材质包括氮化物及金属硅化物中的一种。优选地,所述基底还具有位于所述多个电容触点的外围的周边电路区,其中:步骤1)中,所述刻蚀停止层还形成于所述周边电路区上;步骤2)中,所述叠层结构还形成于所述周边电路区的所述刻蚀停止层上;步骤5)中,所述阻挡层还形成周边电路区的所述叠层结构上,基于所述掩模图形刻蚀出的所述第一开口于所述第三支撑层中的同时,将位于所述周边电路区上的所述第三支撑层全部去除;步骤6)中,采用湿法腐蚀工艺去除所述第三牺牲层的同时,将位于所述周边电路区上的所述第三牺牲层全部去除;步骤7)中,刻蚀出第二开口于所述第二支撑层中的同时,将位于所述周边电路区上的所述第二支撑层全部去除;步骤8)中,采用湿法腐蚀工艺去除所述第二牺牲层的同时,将位于所述周边电路区上的所述第二牺牲层全部去除;步骤9)中,刻蚀出第三开口于所述第一支撑层中的同时,将位于所述周边电路区上的所述第一支撑层全部去除;以及步骤10)中,采用湿法腐蚀工艺去除所述第一牺牲层的同时,将位于所述周边电路区上的所述第一牺牲层全部去除,以显露所述刻蚀停止层。优选地,步骤7)中,通过控制所述第一顶部支撑辅助层的沉积厚度,以控制所述第三支撑层的所述第一剩余厚度。优选地,所述第一顶部支撑辅助层的厚度范围介于10nm~50nm之间,同时,所述第一顶部支撑辅助层的该厚度范围用以保证所述第一顶部支撑辅助层仅沉积于所述阻挡层表面,而不会填入所述电容孔内以及所显露的所述第二支撑层表面。进一步地,所述第一顶部辅助支撑层的材质与所述第三支撑层的材质相同,以提高所述第一顶部辅助支撑层的沉积选择性。优选地,步骤9)中,通过控制所述第二顶部支撑辅助层的沉积厚度,以控制所述第三支撑层的所述第二剩余厚度,所述第二顶部支撑辅助层的厚度范围介于10nm~50nm之间,同时,所述第二顶部支撑辅助层的该厚度范围用以保证所述第二顶部支撑辅助层仅沉积于所述第三支撑层表面,而不会填入所述电容孔内以及所显露的所述第一支撑层表面。进一步地,所述第二顶部辅助支撑层的材质与所述第三支撑层的材质相同,以提高所述第二顶部辅助支撑层的沉积选择性。本专利技术还提供一种半导体集成电路的电容装置,包括:基底,本文档来自技高网...

【技术保护点】
1.一种半导体集成电路的电容装置的制作方法,其特征在于,所述制作方法包括步骤:1)提供一基底,所述基底具有多个电容触点,于所述基底上形成刻蚀停止层;2)形成叠层结构于所述刻蚀停止层上,所述叠层结构包括依次层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层;3)刻蚀出电容孔于所述叠层结构中,所述电容孔显露所述电容触点;4)形成第一导电层于所述电容孔的底部及侧壁;5)形成覆盖所述第三支撑层以及所述电容孔顶部开口的阻挡层,并在所述阻挡层上形成掩模图形,基于所述掩模图形刻蚀出第一开口于所述阻挡层及所述第三支撑层,以显露所述第三牺牲层,然后去除所述掩膜图形,保留所述阻挡层;6)采用湿法腐蚀工艺去除所述第三牺牲层,以显露所述第二支撑层;7)形成第一顶部支撑辅助层于所述阻挡层上,以所述第一顶部支撑辅助层、所述阻挡层及所述第三支撑层为第一掩膜,刻蚀出第二开口于所述第二支撑层中,在所述刻蚀过程中,所述第一顶部支撑辅助层及所述阻挡层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第一剩余厚度;8)采用湿法腐蚀工艺去除所述第二牺牲层,以显露所述第一支撑层;9)形成第二顶部支撑辅助层于所述第三支撑层上,以所述第二顶部支撑辅助层及所述第三支撑层为第二掩膜,刻蚀出第三开口于所述第一支撑层中,在所述刻蚀过程中,所述第二顶部支撑辅助层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第二剩余厚度;10)采用湿法腐蚀工艺去除所述第一牺牲层;以及11)形成电容介质层于所述第一导电层的内表面及外表面,于所述电容介质层上形成第二导电层,以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。...

【技术特征摘要】
1.一种半导体集成电路的电容装置的制作方法,其特征在于,所述制作方法包括步骤:1)提供一基底,所述基底具有多个电容触点,于所述基底上形成刻蚀停止层;2)形成叠层结构于所述刻蚀停止层上,所述叠层结构包括依次层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层;3)刻蚀出电容孔于所述叠层结构中,所述电容孔显露所述电容触点;4)形成第一导电层于所述电容孔的底部及侧壁;5)形成覆盖所述第三支撑层以及所述电容孔顶部开口的阻挡层,并在所述阻挡层上形成掩模图形,基于所述掩模图形刻蚀出第一开口于所述阻挡层及所述第三支撑层,以显露所述第三牺牲层,然后去除所述掩膜图形,保留所述阻挡层;6)采用湿法腐蚀工艺去除所述第三牺牲层,以显露所述第二支撑层;7)形成第一顶部支撑辅助层于所述阻挡层上,以所述第一顶部支撑辅助层、所述阻挡层及所述第三支撑层为第一掩膜,刻蚀出第二开口于所述第二支撑层中,在所述刻蚀过程中,所述第一顶部支撑辅助层及所述阻挡层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第一剩余厚度;8)采用湿法腐蚀工艺去除所述第二牺牲层,以显露所述第一支撑层;9)形成第二顶部支撑辅助层于所述第三支撑层上,以所述第二顶部支撑辅助层及所述第三支撑层为第二掩膜,刻蚀出第三开口于所述第一支撑层中,在所述刻蚀过程中,所述第二顶部支撑辅助层提供所述第三支撑层的刻蚀阻挡,以提高所述第三支撑层的第二剩余厚度;10)采用湿法腐蚀工艺去除所述第一牺牲层;以及11)形成电容介质层于所述第一导电层的内表面及外表面,于所述电容介质层上形成第二导电层,以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。2.根据权利要求1所述的制作方法,其特征在于:步骤9)完成后,所述第三支撑层的所述第二剩余厚度不小于所述第三支撑层在步骤2)的初始厚度的二分之一,以保证所述第三支撑层对所述双面电容器的稳定支撑。3.根据权利要求1所述的制作方法,其特征在于:步骤9)完成后,所述第三支撑层的所述第二剩余厚度与所述第三支撑层在步骤2)的初始厚度概呈相等。4.根据权利要求2所述的制作方法,其特征在于:所述第三支撑层的所述初始厚度范围介于10nm~50nm之间,步骤9)完成后,所述第三支撑层的所述第二剩余厚度介于10nm~50nm之间,所述刻蚀停止层的材质包括氮化硅,所述刻蚀停止层的厚度范围介于5nm~60nm之间。5.根据权利要求1所述的制作方法,其特征在于:所述第一牺牲层的厚度小于所述第二牺牲层的厚度,且所述第一牺牲层的厚度小于所述第三牺牲层的厚度,以降低步骤10)采用湿法腐蚀工艺去除所述第一牺牲层的去除难度并提高去除速率。6.根据权利要求5所述的制作方法,其特征在于:所述第一牺牲层的厚度范围介于100nm~400nm之间,所述第二牺牲层的厚度范围介于100nm~800nm之间,所述第三牺牲层的厚度范围介于100nm~800nm之间,所述第一支撑层的厚度范围介于10nm~100nm之间,所述第二支撑层的厚度范围介于10nm~100nm之间,所述阻挡层的厚度范围介于10nm~200nm之间。7.根据权利要求1所述的制作方法,其特征在于:所述第一牺牲层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅,所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅,所述第一导电层的材质包括金属氮化物及金属硅化物中的一种;所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种;所述第二导电层的材质包括氮化物及金属硅化物中的一种。8.根据权利要求1所述的制作方法,其特征在于:所述基底还具有位于所述多个电容触点的外围的周边电路区,其中:步骤1)中,所述刻蚀停止层还形成于所述周边电路区上;步骤2)中,所述叠层结构还形成于所述周边电路区的所述刻蚀停止层上;步骤5)中,所述阻挡层还形成周边电路区的所述叠层结构上,基于所述掩模图形刻蚀出的所述第一开口于所述第三支撑层中的同时,将位于所述周边电路区上的所述第三支撑层全部去除;步骤6)中,采用湿法腐蚀工艺去除所述第三牺牲层的同时,将位于所述周边电路区上的所述第三牺牲层全部去除;步骤7)中,刻蚀出第二开口于所述第二支撑层中的同时,将位于所述周边电路区上的所述第二支撑层全部去除;步骤8)中,采用湿法腐蚀工艺去...

【专利技术属性】
技术研发人员:不公告发明人
申请(专利权)人:睿力集成电路有限公司
类型:发明
国别省市:安徽,34

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