半导体器件及其制造方法技术

技术编号:18959611 阅读:31 留言:0更新日期:2018-09-18 23:03
本发明专利技术公开了一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底中形成富镍相硅化物;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。依照本发明专利技术的半导体器件及其制造方法,通过向衬底中注入掺杂离子后再形成硅化物并退火,在将富镍相金属硅化物转变为低电阻镍基硅化物的同时还在硅化物与衬底之间形成了超薄介质层,从而有效降低了肖特基势垒高度,提高了器件的驱动能力。

Semiconductor device and manufacturing method thereof

The invention discloses a method for manufacturing semiconductor devices, including: forming a gate stacking structure on a substrate containing silicon elements; performing ion implantation to inject doped ions into the substrate; forming nickel-rich phase silicides in the substrate; and performing driving annealing to convert nickel-rich phase silicides into nickel-based metal silicides for use. As a source drain area, a dielectric layer is formed at the interface between the nickel base metal silicide and the substrate. According to the semiconductor device of the present invention and its manufacturing method, by injecting doped ions into the substrate to form silicide and annealing, the nickel-rich phase metal silicide is transformed into low resistance nickel-based silicide, and an ultra-thin dielectric layer is formed between the silicide and the substrate, thereby effectively reducing the height of Schottky barrier. The driving capability of the device is improved.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法,特别是涉及一种能有效降低金属硅化物/硅之间的肖特基势垒高度的MOSFET及其制造方法。
技术介绍
随着传统MOSFET器件持续按比例缩小,源漏电阻不随沟道尺寸缩小而按比例降低,特别是接触电阻随着尺寸减小而近似平方倍增加,使等效工作电压下降,大大影响了按比例缩小的器件的性能。如果在现有MOSFET制造技术中将传统的高掺杂源/漏替换为金属硅化物源漏,可以大幅减小寄生串联电阻以及接触电阻。如图1所示,为现有的金属硅化物源/漏MOSFET(也被称为肖特基势垒源/漏MOSFET)示意图,在体硅衬底1A或绝缘体上硅(SOI)衬底1B中的沟道区2A或2B两侧形成金属硅化物源漏区3A和3B,沟道区上依次形成有栅极结构4A/4B以及栅极侧墙5A/5B,其中金属硅化物被完全作为直接接触沟道的源/漏极材料,无需传统的用于形成高掺杂源漏的离子注入工序。器件衬底中还可以设置浅沟槽隔离STI6A/6B,图中STI并非直接介于体硅衬底和SOI衬底之间,而仅仅是为了方便示例起见,两种衬底实际不相连。在上述肖特基势垒源漏MOSFET中,器件的驱动能力取决于金属硅化物源漏3A/3B与沟道区2A/2B之间的肖特基势垒高度(SBH)。随着SBH降低,驱动电流增大。器件模拟的结果显示,当SBH降低至约0.1eV时,金属硅化物源漏MOSFET可达到与传统大尺寸高掺杂源漏MOSFET相同的驱动能力。金属硅化物通常是镍基金属硅化物,例如由Ni、NiPt、NiPtCo与衬底沟道区中的Si反应生成的NiSi、NiPtSi、NiPtCoSi等等。对于镍基金属硅化物和硅之间的接触而言,SBH(或记做Фb)通常较大,例如0.7eV,因此器件的驱动电流较小,制约了通过镍基金属硅化物降低源漏电阻的新型MOSFET的应用,因此需要一种能有效降低镍基金属硅化物源漏与硅沟道之间的SBH的新器件及其制造方法。如图2A至2D所示,为一种金属硅化物作为掺杂源(SADS)的降低镍基金属硅化物与硅之间SBH的方法步骤的剖面示意图。其中,首先如图2A所示,在衬底1上形成包括栅极绝缘层41、栅极导电层42的栅极堆叠结构4A,在栅极堆叠结构4A两侧形成栅极侧墙5A。其次如图2B所示,在器件上沉积镍基金属层,通常包括Ni、NiPt、NiCo、NiTi或其三元合金,然后执行一步自对准硅化物(SALICIDE)工艺(约500℃下退火,形成镍基金属硅化物的低阻相),或执行两步SALICIDE工艺(约300℃下第一次退火,形成Ni的富集相,去除未反应的金属后,在约500℃下第二次退火,形成镍基金属硅化物的低阻相),由此消耗部分衬底1的Si并在其中形成镍基金属硅化物的源漏区3A。特别地,当前的SALICIDE工艺优选采用两步退火法。接着如图2C所示,对镍基金属硅化物源漏区3A执行离子注入,对于pMOS而言注入硼(B)等p型杂质离子,对于nMOS而言注入砷(As)等n型杂质离子。最后如图2D所示,执行驱动退火,注入的离子在驱动退火(例如约450~850℃)的驱动下聚集、凝结在源漏区3A与衬底1的沟道区之间的界面处,形成掺杂离子的凝聚区7,从而有效降低了SBH,提高了器件的驱动能力。然而,上述的利用SADS降低SBH方法仍存在不足:注入进入镍基金属硅化物源漏3A的杂质离子的可溶性很差,大量注入的离子无法固溶于镍基金属硅化物中,因此可供降低SBH的掺杂离子数量不足;注入的离子通过晶界扩散从而在镍基金属硅化物与硅之间界面处分凝形成凝聚区7,但是驱动退火采用的温度较低,不足以完全激活分凝的杂质,降低SBH的效果不显著。因此,通过上述常规的SADS方法不足以将SBH降低到小于0.1eV的程度。总之,现有的MOSFET无法有效降低SBH,从而无法有效降低源漏电阻同时有效提高器件驱动能力,严重影响了半导体器件的电学性能,故亟需一种能有效降低SBH的半导体器件及其制造方法。
技术实现思路
由上所述,本专利技术的目的在于提供一种能有效降低SBH的半导体器件制造方法。为此,本专利技术提供了一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底中形成富镍相硅化物;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。其中,衬底包括体硅、SOI、GeSi、SiC。其中,形成富镍相硅化物的步骤进一步包括:在衬底以及栅极堆叠结构上沉积镍基金属层;执行第一退火,使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物;剥除未反应的镍基金属层。其中,镍基金属层包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co。其中,镍基金属层中镍含量大于等于90%。其中,镍基金属层的厚度为1至100nm。其中,第一退火在200至350℃温度下进行10至300s。其中,在执行第一退火时,含有掺杂离子的衬底部分完全转变为富镍相硅化物。其中,富镍相金属硅化物包括Ni2Si、Ni3Si、Ni2PtSi、Ni3PtSi、Ni2CoSi、Ni3CoSi、Ni3PtCoSi。其中,驱动退火在450至850℃温度下进行。其中,镍基金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。其中,掺杂离子包括O、N及其组合,介质层包括氧化硅、氮化硅、氮氧化硅及其组合。其中,介质层厚度为0.1~2nm。本专利技术还提供了一种半导体器件,包括含硅元素的衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的金属硅化物的源漏区,其特征在于:源漏区与衬底之间还具有介质层。其中,衬底包括体硅、SOI、GeSi、SiC。其中,金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。其中,介质层包括氧化硅、氮化硅、氮氧化硅及其组合。其中,介质层厚度为0.1~2nm。依照本专利技术的半导体器件及其制造方法,通过向衬底中注入掺杂离子后再形成硅化物并退火,在将富镍相金属硅化物转变为低电阻镍基硅化物的同时还在硅化物与衬底之间形成了超薄介质层,从而有效降低了肖特基势垒高度,提高了器件的驱动能力。附图说明以下参照附图来详细说明本专利技术的技术方案,其中:图1为现有技术的MOSFET的剖面示意图;图2A至2D为现有技术的降低SBH方法各步骤剖面示意图;以及图3至图7为依照本专利技术的降低SBH的各步骤的剖面示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果,公开了可有效降低SBH的半导体器件及其制造方法。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。首先,如附图3所示,形成衬底和栅极基本结构。对于本专利技术的实施例,可以采用常规的半导体衬底,例如,可以包括体硅衬底,或其他基本半导体或化合物半导体,例如Ge、SiGe、GaAs、InP或Si:C等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底),所述衬底100包括各种掺杂配置,可以包括外延层,也可以包括绝缘体上半导体(SOI)结构,还可以具有应力以增强性能。鉴于本本文档来自技高网
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【技术保护点】
1.一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底以及栅极堆叠结构上沉积镍基金属层,镍基金属层包括Ni‑Pt且Pt摩尔的含量小于等于10%、Ni‑Co且Co摩尔含量小于等于10%、Ni‑Pt‑Co且Pt与Co摩尔含量之和小于等于10%;执行第一退火,使得衬底中的硅与镍基金属层反应形成富镍相硅化物;剥除未反应的镍基金属层;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。

【技术特征摘要】
1.一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底以及栅极堆叠结构上沉积镍基金属层,镍基金属层包括Ni-Pt且Pt摩尔的含量小于等于10%、Ni-Co且Co摩尔含量小于等于10%、Ni-Pt-Co且Pt与Co摩尔含量之和小于等于10%;执行第一退火,使得衬底中的硅与镍基金属层反应形成富镍相硅化物;剥除未反应的镍基金属层;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。2.如权利要求1的半导体器件的制造方法,其中,衬底包括体硅、SOI、GeSi、SiC。3.如权利要求1的半导体器件的制造方法,其中,镍基金属层的厚度为1至100nm。4.如权利要求1的半导体器件的制造方法,其中,第一退火在2...

【专利技术属性】
技术研发人员:邓坚罗军赵超
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京,11

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