半导体器件及其制造方法技术

一种半导体器件，其通过使用分离地形成在第一焊盘结构和第二焊盘结构中的非对称阶梯形状来形成字线的焊盘部分从而至少局部实现了接触区面积减小。与本领域已知的制造工艺相比，接触区面积减小。这使得器件集成度提高、制造工艺复杂性减小。

Semiconductor device and manufacturing method thereof

A semiconductor device that forms a pad portion of a zigzag line by separating asymmetrical staircase shapes formed in the first pad structure and the second pad structure, thereby achieving at least a partial reduction in the contact area. Compared with the known manufacturing processes in the field, the contact area is reduced. This improves the device integration and reduces the complexity of manufacturing process.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求2012年12月11日提交的申请号为10-2012-0143588的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
本专利技术主要涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维半导体器件及其制造方法。
技术介绍
非易失性存储器件是一种即使移去电源也可以保留其中储存的数据的存储器件。近来，响应于认识到二维存储器件在接近器件集成度的极限，开发了其中存储器单元被垂直层叠在硅衬底上的三维非易失性存储器件。存储器单元形成为二维存储器件的硅衬底上的一层。通过将适当的偏压施加至层叠在衬底上的字线，三维非易失性存储器件访问期望的存储器单元。当制造存储器单元时，通过将层叠的字线的接触区图案化成阶梯形结构、然后将接触插塞连接至字线的焊盘部分，来限定各个字线的焊盘部分。在制造中，通过减小一个掩膜来重复执行刻蚀工艺，以便将层叠字线图案化成期望的阶梯形结构。结果，制造存储器件的工艺较为复杂且难以顺利实施。由于存储器件内的接触区面积较大，难以提高存储器件的集成度。具体来说，难以在保持高水平的性能和可靠性的同时提高存储容量。
技术实现思路
本专利技术的示例实施例涉及一种半导体器件，特征在于提高了器件集成度以及简化了制造工艺。根据本专利技术实施例的半导体器件包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间。在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层。在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。根据本专利技术实施例的存储系统包括：存储器控制器；以及包括半导体器件的非易失性存储器件，所述半导体器件包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；以及在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。根据本专利技术的半导体器件可以通过减小接触区面积来提高集成度。制造半导体器件的方法可以被简化，其中可以容易地形成下选择线、上选择线和字线的焊盘部分。附图说明当结合附图考虑时，通过参考以下的详细描述，本专利技术的上述和其他的特征以及优势将变得易于理解，在附图中：图1是示出根据本专利技术一个实施例的半导体器件的立体图；图2a至4c是示出制造根据本专利技术一个实施例的半导体器件的工艺的视图；图5是示出根据本专利技术另一个实施例的半导体器件的立体图；图6a至9d是示出制造根据本专利技术另一个实施例的半导体器件的工艺的视图；图10是示出根据本专利技术一个实施例的存储系统的配置的框图；以及图11是示出根据本专利技术一个实施例的计算系统的视图。具体实施方式此后，将参考附图更为详细地描述本专利技术的实施例。然而，本专利技术可以以不同形式来实施且不应限于本文描述的实施例。图1是示出根据本专利技术一个实施例的半导体器件的立体图。为了便于描述，图1仅示出了单元结构和焊盘结构。如图1所示，半导体器件可以包括形成在衬底（未示出）上的单元结构C以及第一和第二焊盘结构P11～P22。在衬底中，限定了单元区CR以及位于单元区CR两侧的第一和第二接触区CT1-1～CT1-3和CT2-1～CT2-3。第一接触区CT1-1～CT1-3应被解释为表示要形成第一焊盘结构P11和P12的区域。例如，第一接触区CT1-1～CT1-3可以包括上选择线的接触区CT1-1、字线的接触区CT1-2以及下选择线的接触区CT1-3。第二接触区CT2-1～CT2-3应被解释为表示要形成第二焊盘结构P21和P22的区域。例如，第二接触区CT2-1～CT2-3可以包括上选择线的接触区CT2-1、字线的接触区CT2-2以及下选择线的接触区CT2-3。单元区CR表示要形成单元结构C的区域，且可以设置在第一接触区CT1-1～CT1-3和第二接触区CT2-1～CT2-3之间。可以通过选择性地刻蚀一个层叠结构来形成单元结构C和第一至第二焊盘结构P11～P22。例如，单元结构C和第一至第二焊盘结构P11～P22可以相互连接。下文中，假设将一个层叠结构分成单元结构C和第一至第二焊盘结构P11～P22。第一焊盘结构P11和P12包括第一层叠层，且连接至单元结构C的一侧。例如，n个第一焊盘结构P11和P12形成在第一接触区CT1-1～CT1-3中，n例如为2（n必须为大于或等于1的自然数）。在第一焊盘结构P11和P12中的每个中，可以利用一个第一层叠层来分别形成至少一个最上台阶和至少一个最下台阶，而利用2n个第一层叠层形成其他台阶，n例如为2。结果，各个第一焊盘结构P11和P12设置成阶梯形结构。可以利用2n个或更少的第一层叠层来分别形成第一焊盘结构P11和P12中的其他台阶的最上台阶和最下台阶。在这个示例中，n为2。第二焊盘结构P21和P22包括第二层叠层，且连接至单元结构C的另一侧。具体来说，第二焊盘结构P21和P22设置在第一焊盘结构P11和P12的对侧。n个第二焊盘结构P21和P22形成在第二接触区CT2-1～CT2-3中，n例如为2。在第二焊盘结构P21和P22中的每个中，可以利用一个第二层叠层来分别形成至少一个最上台阶和至少一个最下台阶，而利用2n个第二层叠层形成其他台阶，n例如为2。结果，各个第二焊盘结构P21和P22被设置成阶梯形结构。可以利用2n个或更少的第二层叠层来分别形成第二焊盘结构P21和P22中的其他台阶的最上台阶和最下台阶。例如，n为2。单元结构C形成在单元区CR中，且设置在第一焊盘结构P11和P12与第二焊盘结构P21和P22之间。单元结构C可以包括第三层叠层和在第三层叠层的层叠方向上穿通第三层叠层的沟道层（未示出）。第一层叠层至第三层叠层各自可以包括层间绝缘层和导电层。例如，第一层叠层可以包括第一层间绝缘层和第一导电层，第二层叠层可以包括第二层间绝缘层和第二导电层，且第三层叠层可以包括第三层间绝缘层和第三导电层。形成在相同水平上的第一导电层至第三导电层相互连接，形成在相同水平上的第一层间绝缘层至第三层间绝缘层相互连接。第一导电层至第三导电层的至少一个最上导电层可以是上选择线，第一导电层至第三导电层的至少一个最下导电层可以是下选择线，第一导电层至第三导电层中的其他层可以是字线。第一和第二焊盘结构P11～P22在与单元结构相对的方向上延伸，且被设置成阶梯形结构。即，第一和第二焊盘结构P11～P22在第一方向I-I'上延伸。第二焊盘结构P21～P22在与第一焊盘结构P本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层，以及其中面对的第一焊盘结构与第二焊盘结构之间形成n层的台阶差。

【技术特征摘要】
2012.12.11 KR 10-2012-01435881.一种半导体器件，包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层，以及其中面对的第一焊盘结构与第二焊盘结构之间形成n层的台阶差。2.如权利要求1所述的半导体器件，其中，相邻的第一焊盘结构之间形成一层的台阶差，相邻的第二焊盘结构之间形成一层的台阶差。3.如权利要求1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构中的至少一个最上台阶是上选择线，所述第一焊盘结构和所述第二焊盘结构中的至少一个最下台阶是下选择线，其他台阶是字线。4.如权利要求1所述的半导体器件，其中所述第一焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第一层叠层形成，所述第二焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第二层叠层形成。5.如权利要求1所述的半导体器件，还包括：至少一个虚设结构，所述虚设结构位于所述第一焊盘结构和所述第二焊盘结构中的其他台阶的最下台阶上。6.如权利要求1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构在与所述单元结构相对的方向上延伸。7.如权利要求1所述的半导体器件，其中所述单元结构包括：第三层叠层；以及穿通所述第三层叠层的沟道层。8.如权利要求7所述的半导体器件，其中，每个所述第一层叠层包括第一层间绝缘层和第一导电层，每个所述第二层叠层包括第二层间绝缘层和第二导电层，且每个所述第三层叠层包括第三层间绝缘层和第三导电层。9.如权利要求8所述的半导体器件，其中形成在相同水平的所述第一导电层至所述第三导电层相互连接，且形成在相同水平的所述第一层间绝缘层至所述第三层间绝缘层相互连接。10.如权利要求8所述...

【专利技术属性】
技术研发人员：李起洪，皮昇浩，孙玄洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR