一种CSRAA编码电路及编码器制造技术

本发明专利技术提供一种CSRAA编码电路及编码器，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块，寄存器设置在多路分配器和数据选择器之间，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。

A CSRAA encoding circuit and encoder

The invention provides a CSRAA encoding circuit and an encoder, including a gate circuit, an XOR gate circuit, a multiplexer, a register, a data selector, and a multiplexer control module. The registers are arranged between the multiplexer and a data selector, and are respectively directed to the data selector and the data selector in each calculation by a multiplexer control module. The multiplexer outputs the corresponding control signal so that the data selector reads out the data of the corresponding storage bit in the register and acts as an input for XOR operation with the input value, and stores the result of the operation in the corresponding storage bit in the register. The control signal is the order of information in the generating matrix. The count value of the position of 1 in the row in which the values of each column are multiplied, so that, after the data of the information sequence are multiplied, the code sequence of the CSRAA coding circuit is stored in the register. In this encoding circuit, the number of registers is reduced, and the number of gate circuits and XOR gates is greatly reduced. The structure of the encoding circuit is simple and the complexity of the encoding circuit is reduced.

【技术实现步骤摘要】
一种CSRAA编码电路及编码器
本专利技术涉及LDPC编码器领域，尤其涉及一种CSRAA编码电路及编码器。
技术介绍
LDPC(LowDensityParityCheckCode，低密度奇偶校验码)是一种纠错能力接近香农极限的线性分组码，广泛应用于纠错编码领域，由于其准循环的特性，可以通过CSRRA(CyclicShift-Register-Adder-Accumulator，循环移位-寄存器-加法器-累加器)电路来实现。在现有的CSRRA电路结构中，参考图1所示，通常包括反馈移位寄存器B以及寄存器A、与门、异或门，这些寄存器的位数与计算中用到的生成矩阵的行或列的位数相同，也就是编码的码长，反馈移位寄存器B用于通过移位依次存放循环置换矩阵中的一条数据，一条数据可以为行或列数据，寄存器B用于存放输入信号与分别经过与门和异或门计算之后的编码数据。在该结构中，反馈移位寄存器B的每一位连接与门和异或门，当需要编码的LDPC码长很长的时候，需要的寄存器、与门和异或门的数量将非常巨大，使得编码器的电路非常复杂。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种CSRAA编码电路及编码器，结构简单，降低编码电路的复杂度。为实现上述目的，本专利技术有如下技术方案：一种CSRAA编码电路，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；所述与门电路的一个输入端连接信号输入端，另一个输入端置1；所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；所述寄存器的各存储位分别连接至所述数据选择器的输入端；当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。可选地，还包括加法器，所述控制信号由所述加法器产生，当所述信号输入端依次输入信息序列时，所述加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围与所述计数值的范围匹配，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。可选地，所述加法器从存储单元中获取所述初始值。可选地，所述存储单元为ROM。一种编码器，包括多个上述任一的CSRAA编码电路和相应的多个生成矩阵产生模块，以及输入缓冲模块、编码控制模块和校验位输出缓冲模块；其中，所述生成矩阵产生模块向相应的CSRAA编码电路提供生成矩阵，信息序列传送至所述输入缓冲模块，编码控制模块控制所述输入缓冲模块将所述信息序列依次输出至所述CSRAA编码电路的信号输入端，所述CSRAA编码电路从所述生成矩阵产生模块获取生成矩阵信息，并将编码生成的校验位传送至校验位输出缓冲模块，当所述编码控制模块接收到来自于所述CSRAA编码电路的编码完成信号，控制所述校验位输出缓冲模块输出校验位。可选地，所述CSRAA编码电路还包括加法器，所述控制信号由所述加法器产生，所述加法器从初始值开始，依次的范围输出加一后的控制信号，且输出的数值范围为所述计数值，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。可选地，所述生成矩阵产生模块向所述加法器提供所述初始值。可选地，所述生成矩阵产生模块为存储有所述初始值的ROM。本专利技术实施例提供的CSRAA编码电路及编码器，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块，寄存器设置在多路分配器和数据选择器之间，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了现有技术中CSRAA编码电路的结构示意图；图2示出了根据本专利技术实施例的CSRAA编码电路的结构示意图；图3示出了根据本专利技术实施例的编码器的结构示意图；图4示出了根据本专利技术实施例的编码器的结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。参考图2所示，本申请提出一种CSRAA编码电路10，包括：与门电路100、异或门电路110、多路分配器120、寄存器130、数据选择器140以及多路控制模块150；所述与门电路100的一个输入端连接信号输入端，另一个输入端置1；所述异或门电路110的一个输入端连接所述与门电路100的输出端，另一个输入端连接所述数据选择器140的输出端；所述多路分配器120的各输出端分别对应连接至所述寄存器130的各存储位；所述寄存器130的各存储位分别连接至所述数据选择器140的输入端；当所述信号输入端依次输入信息序列时，所述多路控制模块150用于先后分别向所述数据选择器(MUX,multiplexer)140和所述多路分配器(DEMUX,demultiplexer)120输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器140先输出所述寄存器130中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器120将所述异或运算的结果写入所述寄存器130中与所述一数值相对应的计数值所在存储位中。CSRAA编码电路10为用于生成LPDC码，本申请中的CSRAA编码电路的生成矩阵为循环置换矩阵，循环置换矩阵即矩阵中每一行仅有一个1，其余元素则全为0，且1的位置是循环递进的。信息序列为与矩阵进行运算的向量，编码电路进行编码的过程即为输入信息序列与生成矩阵进行矩阵运算的过程，在具体的运算过程中，信息序列向量中各数值依次送至与门电路的输入端，每一次输本文档来自技高网...

【技术保护点】
1.一种CSRAA编码电路，其特征在于，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；所述与门电路的一个输入端连接信号输入端，另一个输入端置1；所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；所述寄存器的各存储位分别连接至所述数据选择器的输入端；当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。

【技术特征摘要】
1.一种CSRAA编码电路，其特征在于，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；所述与门电路的一个输入端连接信号输入端，另一个输入端置1；所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；所述寄存器的各存储位分别连接至所述数据选择器的输入端；当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。2.根据权利要求1所述的电路，其特征在于，还包括加法器，所述控制信号由所述加法器产生，当所述信号输入端依次输入信息序列时，所述加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围与所述计数值的范围匹配，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。...

【专利技术属性】
技术研发人员：王颀，彭俊力，霍宗亮，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11