薄膜晶体管制造技术

薄膜晶体管(10，10’)，其包括栅电极(14)、布置在该栅电极(14)上的栅电介质(16)、通道层(18)和钝化层(24)。该通道层(18)具有第一表面(SF)和相对的第二表面(SB)，其中该第一表面(SF)布置在栅电介质(16)的至少一部分上。该通道层(18)还具有包含至少一种预定的阳离子的第一氧化物组合物。该钝化层(24)邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置。钝化层(24)具有第二氧化物组合物，该第二氧化物组合物包括第一氧化物组合物的所述至少一种预定的阳离子和至少一种另外的阳离子，该另外的阳离子提高了钝化层(24)相对于通道层(18)的带隙。

Thin film transistor

A thin film transistor (10, 10') comprises a gate electrode (14), a gate dielectric (16), a channel layer (18) and a passivation layer (24) arranged on the gate electrode (14). The channel layer (18) has a first surface (SF) and a relative second surface (SB), wherein the first surface (SF) is disposed on at least a portion of the gate dielectric (16). The channel layer (18) also has a first oxide composition comprising at least one predetermined cation. The passivation layer (24) is arranged at least part of the relative second surface (SB) of the adjacent channel layer (18). The passivation layer (24) has a second oxide composition comprising at least one predetermined cation of the first oxide composition and at least one additional cation which enhances the band gap of the passivation layer (24) relative to the channel layer (18).

【技术实现步骤摘要】
薄膜晶体管本申请是分案申请，其母案是申请日为2010年7月2日、申请号为201080067881.9、专利技术名称为“薄膜晶体管”的申请。专利技术背景本专利技术通常涉及薄膜晶体管。电子装置例如显示器、太阳能电池和集成电路通常包括多个电气组件。电气组件的一个例子是薄膜晶体管。在一些电子装置中，许多薄膜晶体管偶联(couple)在一起来形成电路。已经开发了氧化物基薄膜晶体管，其提供高的迁移率、电稳定性、相对低温的加工和易于使用现有制造技术来集成。附图说明本专利技术实施方案的特征和优点参考下面的详细说明和附图将变得显而易见，在其中相同的附图标记对应于类似的，尽管可能不完全相同的组件。为了简要起见，具有在先所述功能的附图标记或者特征可以结合或者可以不结合有它们出现的其他附图来描述。图1是流程图，其图示了用于形成薄膜晶体管的实施方案的方法的实施方案；图2是薄膜晶体管的实施方案的截面图；图3是薄膜晶体管的另一实施方案的截面图；图4是包括多个薄膜晶体管的装置的实施方案的一部分的截面图；图5是图示了本文所公开的薄膜晶体管的实施方案的整个制作过程中所测量的ID-VGS(漏电流vs.栅-源电压)转换曲线的图表；和图6是图示了在对比薄膜晶体管的整个制作过程中所测量的ID-VGS(漏电流vs.栅-源电压)转换曲线的图表。具体实施方式本文公开的薄膜晶体管的实施方案包括钝化层，其具有与下方的通道层配对的组成。该通道层是半导体氧化物，并且该配对的钝化层是组成与该通道层组成类似的氧化物，除此之外该钝化层还包含一种或多种另外的物质，该物质提高了钝化层相对于通道层的带隙。在一种示例实施方案中，由于引入了该一种或多种另外的物质，该钝化层是电惰性材料，它是不导电的(即具有可忽略的平衡自由或者可移动的载荷子群，小于大约1015/cm3)，并且在中等电场(即，电场等于或者小于大约0.5MV/cm)存在下也不会变成导电的。同样，本文公开的钝化层的实施方案建立和保持了通道背表面界面，该界面具有使得能够进行所期望的装置操作(例如防止该通道层变成高导电的)的理化性质。本文公开的钝化层的实施方案还提供了：i)薄膜晶体管和互连金属与随后形成的覆盖层(例如另外的互连平层(interconnectlevel)、显示器元件例如象素板、液晶材料等)的电、化学和物理隔离，和ii)薄膜晶体管与可能使装置性能改变的环境物质(例如大气湿气)的化学和物理隔离。现在参考图1，显示了用于形成薄膜晶体管的实施方案的方法的实施方案。通常，这种实施方案的方法包括选择包含至少一种预定的阳离子的第一氧化物组合物，和第二氧化物组合物，该第二氧化物组合物包含该第一氧化物组合物的所述至少一种预定的阳离子和另外的阳离子，该另外的阳离子提高了该第二氧化物组合物相对于第一氧化物组合物的带隙，如附图标记100所示；将该第一氧化物组合物沉积在栅电介质的至少一部分上来形成通道层，如附图标记102所示；和用该第二氧化物组合物钝化该通道层的曝露部分，来形成钝化层，如附图标记104所示。应当理解图1所示的方法将参考图2来更详细地描述。图2显示了薄膜晶体管10的实施方案。该薄膜晶体管10包括基底12，在其上堆叠了该晶体管10的各种组件。可以选择表现出适于在电子装置中用作基底的性能的任何材料。合适的基底12的例子包括但不限于玻璃、塑料/有机材料、金属和/或它们的组合。此外，基底12可以是机械刚性的或者柔性的。刚性基底的例子包括但不限于玻璃或者硅。柔性基底的例子包括但不限于有机基底材料例如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、聚醚砜(PES)、丙烯酸树脂、聚碳酸酯(PC)、聚萘二甲酸乙二醇酯(PEN)或者它们的组合；金属箔；和/或它们的组合。当基底12包括导电材料(例如金属箔)时，电绝缘层被包括在基底12的导电部分与任何相邻的薄膜晶体管和其他电路之间。基底12可以具有任何厚度(即，高度)，这至少部分取决于薄膜晶体管10预期结合到其中的装置的尺寸和构造。栅电极14位于基底12的全部或者一部分上。在一种实施方案中，栅电极14由铝制成。在另外一种实施方案中，栅电极14是掺杂的(导电性)硅晶片。合适的栅电极再其他的例子包括掺杂的(导电性)氧化物半导体例如n型掺杂的氧化锌、氧化铟、氧化锡或者氧化铟锡，和/或金属例如Al、Cu、Mo、Ti、W、Ta、Ag、Au和/或Ni。栅电极14可以经由任何合适的技术来沉积，包括但不限于溅射沉积、热蒸发、电子束蒸发、丝网印刷、溶液处理、电镀、化学镀、喷墨印刷和/或旋涂沉积方法。当期望将栅电极14沉积到基底12的一部分上时，还可以使用一种或多种图案形成(patterning)方法来在合适的一个或多个位置上建立栅电极14。栅电极14可以沉积为从大约50nm至大约500nm的任何合适的厚度。在一种非限制性的例子中，该栅电极厚度是大约100nm至大约300nm。栅电极14可以另外用来在电子电路的各个部分之间，例如基底12上的不同薄膜晶体管装置10之间形成电互连。如图2所示，薄膜晶体管10还包括位于栅电极14上的栅电介质层16。在实施方案中，栅电介质层16可以由无机电介质材料(例如氧化硅、氮化硅、氧氮化硅、氧化铝、氧化铪、氧化锆、氧化钽、氧化钇、氧化镧、锆钛酸钡和/或钛酸锶钡)和/或有机电介质材料(例如聚甲基丙烯酸甲酯(PMMA)、聚乙烯基苯酚(PVP)、各种其他聚合物、苯并环丁烯(BCB)、可紫外线或者热固化的单体和/或其他)形成。栅电介质层16还可以经由任何合适的技术来沉积，包括但不限于化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、溅射(包括DC、DC-脉冲和/或RF溅射)、原子层沉积(ALD)、热蒸发、电子束蒸发、丝网印刷、溶液处理、脉冲激光沉积(PLD)、喷墨印刷和/或旋涂沉积方法。在一种实施方案中，栅电介质层16的厚度是100nm。栅电介质层16合适的厚度范围包括大约10nm至大约1000nm，或者大约100nm至大约500nm。通道层18形成在栅电介质层16上，并且具有两个相对的表面SF和SB。表面SF在本文中称作前表面，并且是通道层18与栅电介质层16邻接的表面SF。与表面SF相对的表面SB在本文中称作背表面，并且是通道层18与随后沉积的钝化层24邻接的表面SB。通道层18是其中具有一种或多种阳离子的氧化物半导体。该一种或多种阳离子选自锌、锡、铟和镓。该氧化物半导体通道层18可以具有所列的阳离子之一，或者所列阳离子中的两种或者更多种。氧化物半导体通道层18的一些非限定性的例子包括氧化锌、氧化锌锡、氧化锌铟、氧化铟镓锌、氧化铟镓或者所列阳离子的其他氧化物。在一种实施方案中，半导体通道层18包括Zn∶Sn原子比等于2∶1的氧化锌锡。在另外一种实施方案中，半导体通道层18包括Zn∶Sn原子比为大约9∶1到大约1∶9的氧化锌锡。通道层18也可以是有意或者无意掺杂的。有意掺杂剂是故意加入到组合物中的那些，而无意掺杂剂是非故意地加入到组合物中的杂质或者其他物质。有意掺杂剂可以选自铝、氮、氢及它们的组合。当包括时，有意掺杂剂可以加入使得它们占氧化物半导体组合物中存在的全部物质的大约0.5原子％至大约4原子％。作为非限定性的例子，对于由2∶1∶4的Zn∶Sn∶O原子比限定的本文档来自技高网...

【技术保护点】
1.薄膜晶体管(10，10’)，其包括：栅电极(14)；布置在该栅电极(14)上的栅电介质(16)；通道层(18)，其具有第一表面(SF)和相对的第二表面(SB)，该第一表面(SF)布置在栅电介质(16)的至少一部分上，该通道层(18)具有第一氧化物组合物；和钝化层(24)，其邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置，该钝化层(24)包含第二氧化物组合物，其中第一氧化物组合物是氧化锌锡且第二氧化物组合物选自氧化锌锡铝和氧化锌锡硅，或者其中第一氧化物组合物是氧化锌铟且第二氧化物组合物选自氧化锌铟铝和氧化锌铟硅。

【技术特征摘要】
1.薄膜晶体管(10，10’)，其包括：栅电极(14)；布置在该栅电极(14)上的栅电介质(16)；通道层(18)，其具有第一表面(SF)和相对的第二表面(SB)，该第一表面(SF)布置在栅电介质(16)的至少一部分上，该通道层(18)具有第一氧化物组合物；和钝化层(24)，其邻接通道层(18)的所述相对的第二表面(SB)的至少一部分布置，该钝化层(24)包含第二氧化物组合物，其中第一氧化物组合物是氧化锌锡且第二氧化物组合物选自氧化锌锡铝和氧化锌锡硅，或者其中第一氧化物组合物是氧化锌铟且第二氧化物组合物选自氧化锌铟铝和氧化锌铟硅。2.权利要求1所述的薄膜晶体管(10，10’)，其中在第二氧化物组合物中的元素铝或硅的量是该第二氧化物组合物中的总阳离子物质的20原子％至70原子％。3.权利要求1-2任一项所述的薄膜晶体管(10，10’)，还包括邻接钝化层(24)布置的第二钝化层(26)，该第二钝化层(26)选自氧化铝、氧化铪、氮化硅、氧化硅、氧氮化硅和氧化锆。4.权利要求1所述的薄膜晶体管(10，10’)，还包括：与通道层(18)电接触的至少一个漏极(22)；和与通道层(18)电接触的至少一个源极(20)；其中钝化层(24)位于通道层(18)的所述相对的第二表面(SB)上，并且至少覆盖位于所述至少一个源极(20)和所述至少一个漏极(22)之间的区域。5.权利要求1所述的薄膜晶体管(10，10’)，其中第一氧化物组合物包含至少一种选自铝、氢和氮的掺杂剂物质，和其中该至少一种掺杂剂物质的存在量是第一氧化物组合物中所存在的全部物质的0.5原子％至4原子％。6.薄膜晶体管(10，10’)，其包括：基底(12)；布置在该基底(12)上的栅电极(14)；布置在该栅电极(14)上的栅电介质(16)；通道层(18)，其具有第一表面(SF)和相对的第二表面(SB)，该第一表面(SF)布置在栅电介质(16)的至少一部分上，该通道层(18)具有第一氧化物组合物，该第一氧化物组合物包含选自锌、锡、铟和镓的至少一种阳离子；与通...

【专利技术属性】
技术研发人员：C·克努特森，R·普雷斯利，J·F·沃格，D·克什勒，R·霍夫曼，
申请(专利权)人：惠普发展公司，有限责任合伙企业，俄勒冈州大学，
类型：发明
国别省市：美国,US