半导体外延晶片、半导体元件以及半导体元件的制造方法技术

技术编号:18946357 阅读:27 留言:0更新日期:2018-09-15 12:20
本发明专利技术提供一种半导体外延晶片、半导体元件以及半导体元件的制造方法。半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括:与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、和配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层。沟道层以1×1018/cm3以上且1×1019/cm3以下的浓度包括第1导电型的杂质,并且沟道层的厚度为10nm以上且100nm以下,与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。

Semiconductor epitaxial wafer, semiconductor component and manufacturing method of semiconductor component

The invention provides a semiconductor epitaxial wafer, a semiconductor component and a method for manufacturing a semiconductor component. The semiconductor epitaxial wafer has a semiconductor wafer and a first conductive semiconductor layer disposed on the main surface of the semiconductor wafer. Semiconductor epitaxial wafers have multiple element regions. The plurality of element regions each include a body region of the second conductive type connected with the semiconductor layer, a source region of the first conductive type connected with the body region, and a channel layer composed of semiconductors arranged on the semiconductor layer and configured to be connected with at least a portion of the body region. The channel layer contains impurities of the first conductive type at a concentration of more than 1 *1018/cm3 and less than 1 *1019/cm3, and the thickness of the channel layer is more than 10 nm and less than 100 nm. The thickness distribution of the channel layer in the plane parallel to the main surface of the semiconductor wafer is negatively correlated with the concentration distribution of impurities of the first conductive type in the channel layer.

【技术实现步骤摘要】
半导体外延晶片、半导体元件以及半导体元件的制造方法
本公开涉及半导体外延晶片、半导体元件以及半导体元件的制造方法。
技术介绍
碳化硅(Siliconcarbide:SiC)是与硅(Si)相比带隙大且高硬度的半导体材料。SiC例如应用于开关元件以及整流元件等功率元件。利用了SiC的功率元件与利用了Si的功率元件相比,例如具有能够降低电力损失的优点。利用了SiC的代表性半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-SemiconductorField-EffectTransistor:MISFET)以及肖特基势垒二极管(Schottky-BarrierDiode:SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor:MOSFET)是MISFET的一种。利用了SiC的MISFET(以下称为“SiC-MISFET”)是利用形成在碳化硅晶片的主面上的碳化硅外延层来形成的。通常,由一个碳化硅晶片来制作多个碳化硅半导体元件(芯片)。在各碳化硅半导体元件中,碳化硅外延层包括漂移层。在碳化硅外延层上,也有时还配置作为沟道层发挥功能的碳化硅层。在本说明书中,“碳化硅晶片”是指将通过改良Lely法、升华法等制作出的单晶SiC切断/研磨成给定的尺寸而获得的基板。此外,将在碳化硅晶片上形成了碳化硅外延层等碳化硅半导体层的基板称为“碳化硅外延晶片”。“碳化硅外延晶片”也包括在形成有碳化硅外延层的碳化硅晶片仅形成了多个碳化硅半导体元件(SiC-MISFET)或其元件构造的一部分的基板。另外,形成有多个碳化硅半导体元件的碳化硅外延晶片然后被切断(切割)成给定的芯片尺寸,由此多个碳化硅半导体元件相互分离。此外,在本说明书中,将SiC、氮化镓(GaN)等半导体的晶片总称为“半导体晶片”,将在半导体晶片上形成了SiC、GaN等半导体层的基板总称为“半导体外延晶片”。半导体外延晶片也包括仅形成有多个半导体元件或者其元件构造的一部分的基板。作为SiC-MISFET的沟道层,有时利用具有比较高的杂质浓度的碳化硅层。由此,能够减小电流流经沟道层时的电阻(沟道电阻)成分,因此能够降低SiC-MISFET的导通电阻Ron。此外,通过提高沟道层的杂质浓度,从而还依赖于沟道层的厚度,但在晶体管动作OFF模式下,能够使SiC-MISFET作为经由沟道层从源极电极向漏极电极流动电流的二极管发挥功能。将这种二极管称为“沟道二极管”。在本说明书中,将从漏极电极向源极电极的朝向定义为“正向”,将从源极电极向漏极电极的朝向定义为“反向”。沟道二极管流动电流的方向为“反向”。沟道二极管的启动电压的绝对值|Vf0|被设定为小于包含在SiC-MISFET内的利用了pn结的二极管(以下称为“体二极管”)的启动电压的绝对值|Vf|。内置沟道二极管的SiC-MISFET例如已被专利文献1以及2公开。在将SiC-MISFET例如作为电力变换器的开关元件来利用的情况下,在MISFET为截止状态时,有时在电力变换器中流动回流电流。在一般的转换器电路中,相对于SiC-MISFET而以反并联且外接的方式连接SBD等回流二极管,将回流二极管作为回流电流的路径。相对于此,在内置沟道二极管的SiC-MISFET中,无需以外接的方式设置回流二极管,因此具有能够降低部件数的优点。在先技术文献专利文献专利文献1:日本特开2012-104856号公报专利文献2:国际公开第2010/125819号专利文献3:日本特开2012-94648号公报为了提高SiC-MISFET等半导体元件的成品率,要求在与半导体晶片的主面平行的面内(以下称为“半导体晶片面内”),即,在形成于半导体晶片的多个芯片间或者芯片内,降低栅极阈值电压Vth、导通电阻Ron等元件特性的偏差。详细将后述。
技术实现思路
专利技术要解决的课题本公开的一实施方式提供一种能够降低与半导体晶片的主面平行的面内的元件特性的偏差的半导体外延晶片或者半导体元件。用于解决课题的手段本公开的第1形态所涉及的半导体外延晶片具备半导体晶片和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括:与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、和配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。本公开的第2形态所涉及的半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括:与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层、配置在沟道层上的栅极绝缘膜、和配置在栅极绝缘膜上的栅极电极。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。专利技术效果根据本公开的上述形态,能够提供一种能够降低与半导体晶片的主面平行的面内的元件特性的偏差的半导体外延晶片或者半导体元件。附图说明图1是例示实施方式的碳化硅外延晶片300的俯视图。图2是例示碳化硅半导体元件200的俯视图。图3A是例示碳化硅半导体元件200中的单元格(UnitCell)100的剖视图。图3B是表示沟道层106的一例的放大剖视图。图4A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层的厚度以及杂质浓度的分布的图。图4B是例示碳化硅半导体元件200的某剖面中的沟道层的厚度以及杂质浓度的分布的图。图5A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。图5B是例示碳化硅半导体元件200的某剖面中的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。图6A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层106的厚度、沟道层106的杂质浓度、以及栅极绝缘膜107的厚度的分布的图。图6B是例示碳化硅半导体元件200的某剖面中的沟道层106的厚度、沟道层106的杂质浓度、以及栅极绝缘膜107的厚度的分布的图。图7A是用于说明碳化硅半导体元件200的制造方法的剖视图。图7B是用于说明碳化硅半导体元件200的制造方法的剖视图。图7C是用于说明碳化硅半导体元件200的制造方法的剖视图。图7D是用于说明碳化硅半导体元件200的制造方法的剖视图。图7E是用于说明碳化硅半导体元件200的制造方法的剖视图。图7F是用于说明碳化硅半导体元件200的制造方法的剖视图。图8A是表示比较例中的沟道层106的厚度分布以及杂质浓度分布的测定结果的图。图8B是表示比较例中的多个MISFET的栅极阈值电压Vth以及导通电阻Ron的本文档来自技高网
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【技术保护点】
1.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm‑3以上且1×1019cm‑3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。

【技术特征摘要】
2017.03.06 JP 2017-0416961.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。2.根据权利要求1所述的半导体外延晶片,其中,在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db,将所述两点a、b处的所述沟道层的第1导电型的杂质的浓度分别设为Ca、Cb的情况下,在Da>Db时Ca<Cb,或者,在Da<Db时Ca>Cb。3.根据权利要求1或2所述的半导体外延晶片,其中,所述多个元件区域各自还包括:栅极绝缘膜,配置在所述沟道层上;和栅极电极,配置在所述栅极绝缘膜上,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。4.根据权利要求1或2所述的半导体外延晶片,其中,与所述半导体晶片的所述主面平行的面内的、所述沟道层的所述厚度分布中的最大值与最小值之差为2nm以上且20nm以下,所述沟道层的所述第1导电型的杂质的所述浓度分布中的最大值与最小值之差为2×1017cm-3以上且2×1018cm-3以下。5.根据权利要求1或2所述的半导体外延晶片,其中,所述沟道层的所述第1导电型的杂质的所述浓度在所述半导体晶片的中央部比周缘部低,所述沟道层的所述厚度在所述半导体晶片的中央部比周缘部高。6.根据权利要求3所述的半导体外延晶片,其中,所述栅极绝缘膜为热氧化膜。7.根据权利要求1所述的半导体外延晶片,其中,所述半导体晶片为碳化硅晶片,所述半导体层为碳化硅半导体层,所述沟道层由碳化硅半导体构成。8.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的所述主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接;栅极绝缘膜,配置在所述沟道层上;和栅极电极,配置在所述栅极绝缘膜上,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。9.根据权利要求8所述的半导体外延晶片,其中,在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db,将所述两点a、b处的所述栅极绝缘膜的厚度分别设为Ta、Tb的情况下,在Da>Db时Ta>Tb,或者,在Da<Db时Ta<Tb。10.根据权利要求8或9所述的半导体外延晶片,其中,所述沟道层以及所述栅极绝缘膜均在所述半导体晶片的中央部比周缘部厚。11.根据权利要求8或9所述的半导体外延晶片,其中,所述栅极绝缘膜为热氧化膜。12.根据权利要求8或9所述的半导体外延晶片,其中,所述半导体晶片为碳化硅晶片,所述半导体层为碳化硅半导体层,所述沟道层由碳化硅半导体构成。13.一种半导体元件,具备:半导体基板;第1导电型的半导体层,配置在所述半导体基板的主面上;第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体基板的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。14.根据权利要求13所述的半...

【专利技术属性】
技术研发人员:清泽努
申请(专利权)人:松下知识产权经营株式会社
类型:发明
国别省市:日本,JP

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