The invention provides a semiconductor epitaxial wafer, a semiconductor component and a method for manufacturing a semiconductor component. The semiconductor epitaxial wafer has a semiconductor wafer and a first conductive semiconductor layer disposed on the main surface of the semiconductor wafer. Semiconductor epitaxial wafers have multiple element regions. The plurality of element regions each include a body region of the second conductive type connected with the semiconductor layer, a source region of the first conductive type connected with the body region, and a channel layer composed of semiconductors arranged on the semiconductor layer and configured to be connected with at least a portion of the body region. The channel layer contains impurities of the first conductive type at a concentration of more than 1 *1018/cm3 and less than 1 *1019/cm3, and the thickness of the channel layer is more than 10 nm and less than 100 nm. The thickness distribution of the channel layer in the plane parallel to the main surface of the semiconductor wafer is negatively correlated with the concentration distribution of impurities of the first conductive type in the channel layer.
【技术实现步骤摘要】
半导体外延晶片、半导体元件以及半导体元件的制造方法
本公开涉及半导体外延晶片、半导体元件以及半导体元件的制造方法。
技术介绍
碳化硅(Siliconcarbide:SiC)是与硅(Si)相比带隙大且高硬度的半导体材料。SiC例如应用于开关元件以及整流元件等功率元件。利用了SiC的功率元件与利用了Si的功率元件相比,例如具有能够降低电力损失的优点。利用了SiC的代表性半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-SemiconductorField-EffectTransistor:MISFET)以及肖特基势垒二极管(Schottky-BarrierDiode:SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor:MOSFET)是MISFET的一种。利用了SiC的MISFET(以下称为“SiC-MISFET”)是利用形成在碳化硅晶片的主面上的碳化硅外延层来形成的。通常,由一个碳化硅晶片来制作多个碳化硅半导体元件(芯片)。在各碳化硅半导体元件中,碳化硅外延层包括漂移层。在碳化硅外延层上,也有时还配置作为沟道层发挥功能的碳化硅层。在本说明书中,“碳化硅晶片”是指将通过改良Lely法、升华法等制作出的单晶SiC切断/研磨成给定的尺寸而获得的基板。此外,将在碳化硅晶片上形成了碳化硅外延层等碳化硅半导体层的基板称为“碳化硅外延晶片”。“碳化硅外延晶片”也包括在形成有碳化硅外延层的碳化硅晶片仅形成了多个碳化硅半导体元件(SiC-MISFET)或其元件构造 ...
【技术保护点】
1.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm‑3以上且1×1019cm‑3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。
【技术特征摘要】
2017.03.06 JP 2017-0416961.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。2.根据权利要求1所述的半导体外延晶片,其中,在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db,将所述两点a、b处的所述沟道层的第1导电型的杂质的浓度分别设为Ca、Cb的情况下,在Da>Db时Ca<Cb,或者,在Da<Db时Ca>Cb。3.根据权利要求1或2所述的半导体外延晶片,其中,所述多个元件区域各自还包括:栅极绝缘膜,配置在所述沟道层上;和栅极电极,配置在所述栅极绝缘膜上,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。4.根据权利要求1或2所述的半导体外延晶片,其中,与所述半导体晶片的所述主面平行的面内的、所述沟道层的所述厚度分布中的最大值与最小值之差为2nm以上且20nm以下,所述沟道层的所述第1导电型的杂质的所述浓度分布中的最大值与最小值之差为2×1017cm-3以上且2×1018cm-3以下。5.根据权利要求1或2所述的半导体外延晶片,其中,所述沟道层的所述第1导电型的杂质的所述浓度在所述半导体晶片的中央部比周缘部低,所述沟道层的所述厚度在所述半导体晶片的中央部比周缘部高。6.根据权利要求3所述的半导体外延晶片,其中,所述栅极绝缘膜为热氧化膜。7.根据权利要求1所述的半导体外延晶片,其中,所述半导体晶片为碳化硅晶片,所述半导体层为碳化硅半导体层,所述沟道层由碳化硅半导体构成。8.一种半导体外延晶片,具备:半导体晶片;和第1导电型的半导体层,配置在所述半导体晶片的所述主面上,所述半导体外延晶片具有多个元件区域,所述多个元件区域各自包括:第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接;栅极绝缘膜,配置在所述沟道层上;和栅极电极,配置在所述栅极绝缘膜上,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。9.根据权利要求8所述的半导体外延晶片,其中,在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db,将所述两点a、b处的所述栅极绝缘膜的厚度分别设为Ta、Tb的情况下,在Da>Db时Ta>Tb,或者,在Da<Db时Ta<Tb。10.根据权利要求8或9所述的半导体外延晶片,其中,所述沟道层以及所述栅极绝缘膜均在所述半导体晶片的中央部比周缘部厚。11.根据权利要求8或9所述的半导体外延晶片,其中,所述栅极绝缘膜为热氧化膜。12.根据权利要求8或9所述的半导体外延晶片,其中,所述半导体晶片为碳化硅晶片,所述半导体层为碳化硅半导体层,所述沟道层由碳化硅半导体构成。13.一种半导体元件,具备:半导体基板;第1导电型的半导体层,配置在所述半导体基板的主面上;第2导电型的体区域,与所述半导体层相接;第1导电型的源极区域,与所述体区域相接;和由半导体构成的沟道层,配置在所述半导体层上且配置为与所述体区域的至少一部分相接,所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质,并且所述沟道层的厚度为10nm以上且100nm以下,与所述半导体基板的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。14.根据权利要求13所述的半...
【专利技术属性】
技术研发人员:清泽努,
申请(专利权)人:松下知识产权经营株式会社,
类型:发明
国别省市:日本,JP
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