使用单极半导体器件的逻辑门、集成电路和数字电路制造技术

本发明专利技术提供了一种集成电路、包括逻辑门的电路和单极数字逻辑系统。具有第一极性的沟道的铁电场效应晶体管在电路中与具有相同极性的沟道的简单场效应晶体管组合以形成逻辑门和/或存储器单元。

Logic gates, integrated circuits and digital circuits using monopole semiconductor devices

The invention provides an integrated circuit, a circuit including a logic gate and a unipolar digital logic system. A ferroelectric field effect transistor with a first polarity channel is combined in a circuit with a simple field effect transistor with the same polarity channel to form a logic gate and/or memory unit.

【技术实现步骤摘要】
使用单极半导体器件的逻辑门、集成电路和数字电路相关申请的交叉引用本申请要求于2017年3月1日提交的标题为“UNIPOLARCOMPLEMENTARYLOGIC(单极互补逻辑)”的美国临时申请No.62/465,319的优先权和权益，其全部内容通过引用并入本文。
根据本专利技术的实施例的一个或多个方面涉及数字电路，并且更具体地涉及完全由n型晶体管或完全由p型晶体管构成的数字电路。
技术介绍
诸如互补金属氧化物半导体(CMOS)逻辑的静态互补逻辑通常用于集成电路中。与制造互补逻辑相关的一个重大挑战是它需要将n型晶体管和p型晶体管一起集成在同一流中。对这两种晶体管的这种要求在制造工艺中引入额外的成本和复杂性。因此，需要一种不同时需要n型晶体管和p型晶体管(即完全是n型晶体管或完全是p型晶体管)的逻辑。
技术实现思路
本公开的实施例的方面针对单极数字逻辑的系统。具有第一极性的沟道的铁电场效应晶体管在电路中与具有相同极性的沟道的简单场效应晶体管组合以形成逻辑门和/或存储器单元。根据本专利技术的实施例，提供了一种集成电路，包括：多个场效应晶体管，该集成电路的场效应晶体管中的每一个具有第一极性的沟道，多个场效应晶体管包括：第一场效应晶体管；以及第二场效应晶体管，第一场效应晶体管是简单场效应晶体管，第二场效应晶体管是铁电场效应晶体管。在一个实施例中，第一极性的沟道是n型沟道。在一个实施例中，第一极性的沟道是n型沟道，并且第一场效应晶体管的源极连接到第一电源电压。在一个实施例中，第二场效应晶体管的源极连接到大于第一电源电压的第二电源电压。在一个实施例中，集成电路包括包含第一场效应晶体管和第二场效应晶体管的缓冲反相器。在一个实施例中，集成电路包括被构造为提供“与”功能的逻辑门。在一个实施例中，逻辑门具有：用于第一输入信号的第一输入；用于第二输入信号的第二输入；用于作为第一输入信号的互补的输入信号的第三输入；以及用于作为第二输入信号的互补的输入信号的第四输入。在一个实施例中，逻辑门具有：用于第一输出信号的第一输出；以及用于作为第一输出信号的互补的输出信号的第二输出。在一个实施例中，逻辑门还被构造为提供“或”功能。在一个实施例中，逻辑门还被构造为提供“或非”功能。在一个实施例中，集成电路包括被构造为提供“与-或-非”功能的逻辑门。在一个实施例中，逻辑门还被构造为提供“或-与-非”功能。在一个实施例中，集成电路包括被构造为提供静态随机存取存储器单元功能的存储器单元。在一个实施例中，集成电路包括被构造为提供数据触发器功能的存储器单元。根据本专利技术的实施例，提供了一种包括被构造为用作“与”门的逻辑门的电路，该电路具有：第一输入；第二输入；第三输入；第四输入；以及第一输出，该电路包括：第一简单场效应晶体管，其具有漏极和连接到第一电源电压的源极；第二简单场效应晶体管，其具有连接到第一简单场效应晶体管的漏极的源极和连接到第一输出的漏极；第一铁电场效应晶体管，其具有连接到大于第一电源电压的第二电源电压的源极和连接到第一输出的漏极；以及第二铁电场效应晶体管，其具有连接到第二电源电压的源极和连接到第一输出的漏极。在一个实施例中，逻辑门还被构造为用作“与非”门。在一个实施例中，逻辑门还被构造为用作“或”门。在一个实施例中，逻辑门还被构造为用作“或非”门。在一个实施例中，电路还包括：第三简单场效应晶体管，其具有连接到第一电源电压的源极和连接到第二输出的漏极；第四简单场效应晶体管，其具有连接到第一电源电压的源极和连接到第二输出的漏极；第三铁电场效应晶体管，其具有漏极和连接到第二电源电压的源极；以及第四铁电场效应晶体管，其具有连接到第三铁电场效应晶体管的漏极的源极和连接到第二输出的漏极。根据本专利技术的实施例，提供了一种集成电路，包括：多个场效应晶体管，该集成电路的场效应晶体管中的每一个具有第一极性的沟道，多个场效应晶体管包括：第一场效应晶体管；以及第二场效应晶体管，第一场效应晶体管是简单场效应晶体管，第二场效应晶体管是铁电场效应晶体管，其中，集成电路包括：逻辑门，其被构造为提供“与”功能；以及存储器单元，其被构造为提供数据触发器功能。附图说明参照说明书、权利要求书和附图，将认识和理解本专利技术的这些和其它特征和优点，其中：图1A至图1B是根据本专利技术实施例的简单场效应晶体管的电势图；图2A至图2B是根据本专利技术实施例的简单场效应晶体管的电势图；图3A至图3B是根据本专利技术实施例的铁电场效应晶体管的电势图；图4A至图4B是根据本专利技术实施例的简单场效应晶体管的真值表；图5A是根据本专利技术实施例的逻辑门的示意图；图5B是根据本专利技术实施例的逻辑门的真值表；图6A至图6B是根据本专利技术实施例的逻辑门的示意图；图6C是根据本专利技术实施例的用于逻辑门的符号；图6D是根据本专利技术实施例的逻辑门的真值表；图7A至图7B是根据本专利技术实施例的逻辑门的示意图；图7C是根据本专利技术实施例的用于逻辑门的符号；图7D是根据本专利技术实施例的逻辑门的真值表；图7E是关于根据本专利技术实施例的逻辑门的行为的一对等式；图8A至图8B是根据本专利技术实施例的逻辑门的示意图；图8C是关于根据本专利技术实施例的逻辑门的行为的等式；图8D是根据本专利技术实施例的逻辑门的真值表；图9A至图9B是根据本专利技术实施例的逻辑门的示意图；图9C是关于根据本专利技术实施例的逻辑门的行为的等式；图9D是根据本专利技术实施例的逻辑门的真值表；图10是根据本专利技术实施例的存储器单元的示意图；图11A是根据本专利技术实施例的存储器单元的示意图；以及图11B是根据本专利技术实施例的存储器单元的真值表。具体实施方式下面结合附图阐述的详细描述旨在作为对根据本专利技术提供的单极互补逻辑的示例性实施例的描述，而不是要表示可以构建或利用本专利技术的唯一形式。说明书结合所示实施例阐述了本专利技术的特征。然而，应该理解的是，可以通过不同的实施方式来实现相同或等同的功能和结构，这些不同的实施方式也意图包含在本专利技术的精神和范围内。如本文其他地方所表示的，相同的元件编号旨在表示相同的元件或特征。一些实施例提供了包括一个或多个铁电场效应晶体管和一个或多个简单场效应晶体管的组合的电路。如本文使用的那样，铁电场效应晶体管是包括与栅极串联的铁电(FE)电容器的场效应晶体管。简单场效应晶体管是不包括与栅极串联的铁电电容器的任何场效应晶体管；在此针对没有与栅极串联的铁电电容器的场效应晶体管使用限定词“简单”，以将这些类型的晶体管与铁电场效应晶体管区分开来。在一些实施例中，集成电路中的每个场效应晶体管(即，每个铁电场效应晶体管和每个简单场效应晶体管)可以具有由半导体材料形成的沟道，并且集成电路中的所有场效应晶体管的沟道的半导体材料的极性可以是相同的，即，所有沟道可以由n型半导体材料形成，或者所有沟道可以由p型半导体材料形成。图1A至图2B是根据本专利技术实施例的简单场效应晶体管的电势图。参考图1A至图2B，n型简单场效应晶体管(即沟道材料为n型的简单场效应晶体管)可以能够将漏极拉低(如图1A和1B所示)，但是不能将漏极拉高(如图2A和2B所示)。例如，参考图1A和图1B，在被构造为下拉(即，在导通时拉低其漏极)的n型简单场效应晶体管中，可以设置n型简单场效应晶体管的Vt，使得当将栅极偏置在Vss时器件被关断。当将栅极偏置到本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：多个场效应晶体管，所述集成电路的场效应晶体管中的每一个具有第一极性的沟道，所述多个场效应晶体管包括：第一场效应晶体管；以及第二场效应晶体管，所述第一场效应晶体管是简单场效应晶体管，所述第二场效应晶体管是铁电场效应晶体管。

【技术特征摘要】
2017.03.01 US 62/465,319;2017.07.21 US 15/656,8981.一种集成电路，包括：多个场效应晶体管，所述集成电路的场效应晶体管中的每一个具有第一极性的沟道，所述多个场效应晶体管包括：第一场效应晶体管；以及第二场效应晶体管，所述第一场效应晶体管是简单场效应晶体管，所述第二场效应晶体管是铁电场效应晶体管。2.根据权利要求1所述的集成电路，其中，所述第一极性的沟道是n型沟道。3.根据权利要求1所述的集成电路，其中，所述第一极性的沟道是n型沟道，并且所述第一场效应晶体管的源极连接到第一电源电压。4.根据权利要求3所述的集成电路，其中，所述第二场效应晶体管的源极连接到第二电源电压，所述第二电源电压大于所述第一电源电压。5.根据权利要求1所述的集成电路，其中，所述集成电路包括包含所述第一场效应晶体管和所述第二场效应晶体管的缓冲反相器。6.根据权利要求1所述的集成电路，其中，所述集成电路包括被构造为提供“与”功能的逻辑门。7.根据权利要求6所述的集成电路，其中，所述逻辑门具有：用于第一输入信号的第一输入；用于第二输入信号的第二输入；用于作为所述第一输入信号的互补的输入信号的第三输入；以及用于作为所述第二输入信号的互补的输入信号的第四输入。8.根据权利要求6所述的集成电路，其中，所述逻辑门具有：用于第一输出信号的第一输出；以及用于作为所述第一输出信号的互补的输出信号的第二输出。9.根据权利要求6所述的集成电路，其中，所述逻辑门还被构造为提供“或”功能。10.根据权利要求9所述的集成电路，其中，所述逻辑门还被构造为提供“或非”功能。11.根据权利要求1所述的集成电路，其中，所述集成电路包括被构造为提供“与-或-非”功能的逻辑门。12.根据权利要求11所述的集成电路，其中，所述逻辑门还被构造为提供“或-与-非”功能。13.根据权利要求1所述的集成电路，其中，所述...

【专利技术属性】
技术研发人员：赖安·M·哈彻，瑞克·森古普塔，克里斯·鲍恩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR