封装结构制造技术

本发明专利技术公开了一种封装结构，包括一晶粒、一第一绝缘层以及一第一导电层。所述晶粒包括一第一对位图案。所述第一绝缘层包括一第一开口。所述第一导电层包括一第一导电图案及一第二对位图案。所述第一导电图案位于所述第一开口，且所述第二对位图案位于所述第一绝缘层上。所述第一对位图案与所述第二对位图案相对应设置。本揭露在晶粒与导电层上分别设置对位图案，因此，本揭露可利用对位图案进行晶粒与导电层的对位。在对位后，晶粒与导电层上的对位图案即会重叠。本揭露可根据晶粒与导电层上的对位图案的重叠情况，同时量测X方向与Y方向的覆盖误差，以增进量测效率。

Encapsulation structure

The invention discloses a packaging structure, which comprises a grain, a first insulating layer and a first conducting layer. The grain includes a first counterpoint pattern. The first insulating layer comprises a first opening. The first conductive layer comprises a first conductive pattern and a second counterpoint pattern. The first conductive pattern is located at the first opening, and the second bitwise pattern is located on the first insulating layer. The first counterpoint pattern corresponds to the second counterpart pattern. The contraposition pattern is arranged on the grain and the conductive layer respectively, so the contraposition pattern can be used to contraposition the grain and the conductive layer. After the alignment, the alignment pattern between the grain and the conductive layer will overlap. According to the overlap of contraposition pattern between grain and conductive layer, the covering error of X direction and Y direction can be measured simultaneously to improve the measuring efficiency.

【技术实现步骤摘要】
封装结构
本专利技术涉及一种封装结构，特别是涉及一种可有效提升对位精度的封装结构。
技术介绍
覆晶封装技术是在晶粒(die)的接触垫上生成锡铅凸块(solderbump)，将晶粒翻转，使锡铅凸块与基板上的线路进行对位，再经由回焊(reflow)制程将锡铅凸块融化。待锡铅凸块冷却凝固后，便形成晶粒与基板之间的信号传输通路。由于现有技术靠晶粒的接触垫上的锡铅凸块与基板上的线路进行对位，会有对位精度不佳的问题发生。此外，针对对位后的覆盖误差(overlayerror)量测，现有技术必须分开量测X方向与Y方向的覆盖误差，量测效率不佳。再者，在晶粒与基板接合完成后，现有技术须先完成压模(molding)才能量测电性是否正常，无法连同导电层，例如重分配层(redistributionlayer，RDL)，一起量测接合后的电性。
技术实现思路
本专利技术所要解决的问题是：为了弥补现有技术的不足，提供一种可有效提升对位精度的封装结构。本专利技术的封装结构采用以下技术方案：一种封装结构，其特征在于，所述封装结构包括：一晶粒，包括一第一对位图案；一第一绝缘层，包括一第一开口；以及一第一导电层，包括一第一导电图案及一第二对位图案，所述第一导电图案位于所述第一开口，所述第二对位图案位于所述第一绝缘层上；其中，所述第一对位图案与所述第二对位图案相对应设置。所述的封装结构，其中，所述晶粒还包括一第三对位图案，所述第一导电层还包括一第四对位图案，所述第四对位图案位于所述第一绝缘层上，且所述第三对位图案与所述第四对位图案相对应设置。所述的封装结构，其中，所述封装结构还包括一导电体，且所述导电体连接所述晶粒与所述第一导电层。所述的封装结构，其中，所述导电体凭借低温超音波或异方性导电胶连接所述晶粒与所述第一导电层。所述的封装结构，其中，所述封装结构还包括一导电体以及一第二导电层，所述第二导电层介于所述晶粒与所述第一导电层之间，且所述导电体连接所述晶粒与所述第二导电层。所述的封装结构，其中，所述导电体凭借低温超音波或异方性导电胶连接所述晶粒与所述第二导电层。所述的封装结构，其中，所述晶粒还包括一第一接触垫，所述第一接触垫邻近所述第一对位图案，且所述第一对位图案与所述第一接触垫间的距离大于或等于20微米且小于或等于200微米。所述的封装结构，其中，所述第一接触垫的面积大于或等于400平方微米且小于或等于106平方微米。所述的封装结构，其中，所述第一导电层还包括一测试图案，所述测试图案的面积大于或等于400平方微米且小于或等于106平方微米。所述的封装结构，其中，所述晶粒还包括一第一接触垫，所述第一导电层还包括一测试图案，所述第一接触垫电性连接所述测试图案。因此，根据前述技术方案，本专利技术的封装结构至少具有下列优点及有益效果：本专利技术在晶粒与导电层上分别设置对位图案，因此，本专利技术可利用对位图案进行晶粒与导电层的对位。在对位后，晶粒与导电层上的对位图案即会重叠。本专利技术可根据晶粒与导电层上的对位图案的重叠情况，同时量测X方向与Y方向的覆盖误差，以增进量测效率。此外，本专利技术可在制作导电层时，在导电层上形成测试图案。在晶粒与导电层接合完成后，可利用导电层上的测试图案直接量测晶粒与导电层的电性。在确认电性没有问题后，再对封装结构进行压模，以提升封装结构的良率。附图说明图1是本专利技术一实施例的封装结构的剖面图。图2是图1中的封装结构的俯视图。图3A是第一对位图案与第二对位图案的示意图。图3B是第一对位图案与第二对位图案的另一示意图。图3C是第一对位图案与第二对位图案的另一示意图。图4A是测试图案对应一个接触垫的示意图。图4B是测试图案对应一个接触垫的另一示意图。图4C是测试图案对应两个接触垫的另一示意图。图5是本专利技术另一实施例的封装结构的剖面图。图6A至图6I是图1中的封装结构的制程示意图。附图标记说明：1、1'-封装结构；10-晶粒；11-第一绝缘层；12-第一导电层；14-导电体；16-接触垫；16a-第一接触垫；16b-第二接触垫；17-第二绝缘层；18-第二导电层；20-玻璃基板；22-离型层；24-焊垫；26-第三绝缘层；100-第一对位图案；102-第三对位图案；110-第一开口；120-第二对位图案；122-第四对位图案；123-第一导电图案；124-测试图案；170-第二开口；180-第二导电图案；260-第三开口；280-第三导电图案；D1、D2-距离。具体实施方式请参考图1以及图2，图1是本专利技术一实施例的封装结构1的剖面图，图2是图1中的封装结构1的俯视图。如图1与图2所示，封装结构1包括一晶粒10、一第一绝缘层11、一第一导电层12、多个导电体14以及多个接触垫16。导电体14用以连接晶粒10与第一导电层12。在本实施例中，导电体14可以是锡铅凸块，但不以此为限。此外，第一导电层12可以是电路板上的重分配层。晶粒10包括一第一对位图案100以及一第三对位图案102，且第一导电层12包括一第二对位图案120以及一第四对位图案122，其中第一对位图案100与第二对位图案120相对应设置，且第三对位图案102与第四对位图案122相对应设置。在本实施例中，第一对位图案100的尺寸小于第二对位图案120的尺寸，且第三对位图案102的尺寸小于第四对位图案122的尺寸。然而，在其它实施例中，第一对位图案100的尺寸也可大于第二对位图案120的尺寸，且第三对位图案102的尺寸也可大于第四对位图案122的尺寸。换句话说，第一对位图案100、第二对位图案120、第三对位图案102与第四对位图案122的尺寸可根据实际应用来决定，只要第一对位图案100的尺寸与第二对位图案120的尺寸不同，且第三对位图案102的尺寸与第四对位图案122的尺寸不同即可。在本实施例中，多个接触垫16中的第一接触垫16a邻近第一对位图案100，且多个接触垫16中的第二接触垫16b邻近第三对位图案102。第一绝缘层11包括一第一开口110，且第一导电层12还包括一第一导电图案123，其中第一导电图案123位于第一开口110，且第二对位图案120与第四对位图案122位于第一绝缘层11上。在本实施例中，可先在第一绝缘层11形成第一开口110，再将第一导电图案123填入第一开口110。在本实施例中，封装结构1可通过覆晶封装技术制造而成。首先，可在晶粒10的接触垫16上生成导电体14，再将晶粒10翻转，使晶粒10与第一导电层12进行对位。此时，本专利技术可利用第一对位图案100、第二对位图案120、第三对位图案102与第四对位图案122进行晶粒10与第一导电层12的对位。在对位后，晶粒上的第一对位图案100与第一导电层12上的第二对位图案120即会重叠，且晶粒上的第三对位图案102与第一导电层12上的第四对位图案122即会重叠。本专利技术可根据晶粒10与第一导电层12上的对位图案的重叠情况，同时量测X方向与Y方向的覆盖误差，以增进量测效率。在对位完成后，导电体14可凭借低温超音波或异方性导电胶连接晶粒10的接触垫16与第一导电层12的第一导电图案123，以避免晶粒10与第一导电层12在高温制程中产生热膨胀及/或降低可靠度。在本实施例中，第一对位图案100与第一接触垫16a间的距离D1可大于或等于20微米且本文档来自技高网...

【技术保护点】
1.一种封装结构，其特征在于，所述封装结构包括：一晶粒，包括一第一对位图案；一第一绝缘层，包括一第一开口；以及一第一导电层，包括一第一导电图案及一第二对位图案，所述第一导电图案位于所述第一开口，所述第二对位图案位于所述第一绝缘层上；其中，所述第一对位图案与所述第二对位图案相对应设置。

【技术特征摘要】
2017.03.06 US 62/467,2541.一种封装结构，其特征在于，所述封装结构包括：一晶粒，包括一第一对位图案；一第一绝缘层，包括一第一开口；以及一第一导电层，包括一第一导电图案及一第二对位图案，所述第一导电图案位于所述第一开口，所述第二对位图案位于所述第一绝缘层上；其中，所述第一对位图案与所述第二对位图案相对应设置。2.如权利要求1所述的封装结构，其特征在于，所述晶粒还包括一第三对位图案，所述第一导电层还包括一第四对位图案，所述第四对位图案位于所述第一绝缘层上，且所述第三对位图案与所述第四对位图案相对应设置。3.如权利要求1所述的封装结构，其特征在于，所述封装结构还包括一导电体，且所述导电体连接所述晶粒与所述第一导电层。4.如权利要求3所述的封装结构，其特征在于，所述导电体凭借低温超音波或异方性导电胶连接所述晶粒与所述第一导电层。5.如权利要求1所述的封装结构，其特征在于...

【专利技术属性】
技术研发人员：林宜宏，宋立伟，
申请(专利权)人：群创光电股份有限公司，
类型：发明
国别省市：中国台湾,71