具有嵌入式层叠硅通孔管芯的衬底制造技术

本申请公开了具有嵌入式层叠硅通孔管芯的衬底。描述了具有嵌入式层叠硅通孔的衬底。例如，一种装置包括第一管芯和第二管芯。第二管芯具有布置在其中的一个或多个硅通孔(TSV管芯)。第一管芯通过所述一个或多个硅通孔电耦合到TSV管芯。该装置还包括无芯衬底。第一管芯和TSV管芯二者都嵌入在无芯衬底中。

Substrate with embedded stacked silicon through-hole core

The present disclosure discloses a substrate with an embedded stacked silicon through-hole core. A substrate with embedded stacked silicon through-hole is described. For example, one device includes a first core and a second core. The second core has one or more silicon through-hole (TSV core) arranged therein. The first tube core is electrically coupled to the TSV core through the one or more silicon through-holes. The device also includes a coreless substrate. The first tube core and the TSV core two are embedded in the coreless substrate.

【技术实现步骤摘要】
具有嵌入式层叠硅通孔管芯的衬底本专利技术专利申请是国际申请号为PCT/US2011/061628，国际申请日为2011年11月21日，进入中国国家阶段的申请号为201180062010.2，名称为“具有嵌入式层叠硅通孔管芯的衬底”的专利技术专利申请的分案申请。
本专利技术的实施例处于半导体封装领域，具体而言，处于具有嵌入式层叠硅通孔管芯的衬底的领域。
技术介绍
如今的消费者电子市场频繁地要求需要非常复杂的电路的复杂功能。缩放到越来越小的例如晶体管之类的基本构建块已经使得能够随着渐进式的世代将甚至更复杂电路合并到单个管芯上。另一方面，尽管缩放通常被认为是尺寸的减小，但是多个所封装的管芯越来越多地耦合在一起以获得计算系统中的更先进的功能和马力。而且，特定半导体封装的尺寸实际上可能被增加以将多个管芯包括在单个半导体封装内。然而，当尝试耦合多个所封装的管芯时，可能出现结构问题。例如，半导体封装中所使用的组件的之间的热膨胀系数(CTE)差异的影响可能在将所封装的管芯添加在一起时导致有害的缺陷。类似地，用在单个半导体封装内的组件之间的热膨胀系数(CTE)差异的效应可能由于对单个封装内的一个以上管芯执行半导体管芯封装工艺而导致有害的缺陷。半导体封装被用于保护集成电路(IC)芯片或管芯，并且还用于向管芯提供去往外部电路的电接口。随着对更小的电子器件的要求增加，半导体封装被设计成更紧凑的，并且必须支持更大的电路密度。例如，一些半导体封装现在使用无芯衬底，该无芯衬底不包括常规衬底中常见的厚树脂芯层。此外，对高性能器件的要求导致对经改善的半导体封装的需求，该经改善的半导体封装实现混合技术管芯层叠或者在保持与随后的封装处理兼容的薄封装轮廓和低总翘曲的同时提供封装层叠能力。无凸块构建层(BumplessBuild-UpLayer)或BBUL是一种处理器封装技术。该技术是无凸块的，因为其不使用常用的微小焊料凸块来将硅管芯附连到处理器封装引线。其具有构建层，因为其是围绕硅管芯生长或构建的。常见方式是单独地制造它们并将它们接合在一起。一些半导体封装现在使用无芯衬底，该无芯衬底不包括常规衬底中常见的厚树脂芯层。附图说明图1示出了根据本专利技术的实施例的具有嵌入式层叠硅通孔管芯的无芯衬底的横截面图。图2A示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2B示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2C示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的进一步处理期间的横截面图。图2D示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的进一步处理期间的横截面图。图2E示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的进一步处理期间的横截面图。图2F示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的进一步处理期间的横截面图。图2G示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的进一步处理期间的横截面图。图2H示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2I示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2J示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2K示出了根据本专利技术的实施例的在具有嵌入式层叠硅通孔管芯的无芯衬底的制造中的处理期间的横截面图。图2K’示出了根据本专利技术的另一实施例的具有嵌入式层叠硅通孔管芯的无芯衬底的横截面图。图3是根据本专利技术实施例的计算机系统的示意图。具体实施方式描述了具有嵌入式层叠硅通孔管芯的衬底。在以下的描述中，阐述了很多具体细节，诸如封装架构和材料体系，以提供对本专利技术实施例的透彻理解。将对本领域技术人员明显的是，没有这些具体细节也可实践本专利技术的实施例。在其它实例中，公知的特征——例如集成电路设计布局——不被详细描述以免不必要地遮蔽本专利技术变得。此外要理解，附图中示出的各实施例是说明性表示并且不一定按比例绘出。通常在封装工艺、例如将经封装的存储器管芯与封装逻辑管芯相耦合以后，耦合容纳半导体管芯的多个半导体封装。在一示例中，两个或更多单独封装的管芯之间的连接可以在无凸块构建层(BBUL)制造以后通过使用热压接合(TCB)处理来进行。然而，例如由于逻辑管芯造成的翘曲，可能发生BBUL的翘曲。相反，根据本专利技术的实施例，将存储器管芯附连到面板。存储器管芯往往是更扁平的，并且为逻辑管芯的随后的接合提供良好的基础。因此，通过从存储器管芯开始然后是逻辑管芯来封装多个管芯，使处理在载体或面板级下变得更容易。此外，与逻辑管芯相比较大的存储器管芯实际上对于这样的面板封装方案可以是优选的，而相反的情况可能对于逻辑芯片和存储器管芯的封装以后的耦合成立。在实施例中，将逻辑管芯与同一封装中的存储器管芯同时封装避免增大在耦合单独和分开封装的管芯时看到的导致翘曲的CTE失配。根据本专利技术的实施例，公开了硅通孔(TSV)存储器/逻辑嵌入式封装。例如，描述了一种多管芯封装，该封装消除了对BBUL存储器附连之后热压接合(TCB)的需要。相反，两个管芯都嵌入在该封装上。TCB可以用于链接管芯，但是更扁平的存储器被附连和支承在可剥离的芯上。该方案可以显著减轻有害的翘曲状况。可以首先进行管芯到管芯连接(其中硅块之间的CTE失配最小)。可以使用大面板载体，从而促进处理。而且，在一实施例中，不需要从第一管芯到外部封装的布线。在此公开了具有嵌入式层叠硅通孔管芯的无芯衬底。在一实施例中，一种装置包括第一管芯和第二管芯。第二管芯具有布置在其中的一个或多个硅通孔(TSV管芯)。第一管芯通过所述一个或多个硅通孔电耦合到TSV管芯。该装置还包括无芯衬底。第一管芯和TSV管芯二者都嵌入在无芯衬底中。在此还公开了制造具有嵌入式层叠硅通孔管芯的无芯衬底的方法。在一实施例中，一种工艺包括利用管芯接合膜将第一管芯的背侧接合到面板。将包括其中布置的一个或多个硅通孔的第二管芯(TSV管芯)的背侧布置在第一管芯的器件侧之上并且通过所述一个或多个硅通孔接合到第一管芯的器件侧。在TSV管芯的器件侧之上形成密封层，该密封层包围第一管芯和TSV管芯。随后，将面板从管芯接合膜移除。在本专利技术的一方面，公开了具有嵌入式层叠硅通孔管芯的无芯衬底。图1示出了根据本专利技术的实施例的具有嵌入式层叠硅通孔管芯的无芯衬底的横截面图。参考图1，层叠管芯装置100包括嵌入在无芯衬底104中的第一管芯102。无芯衬底104包括焊区侧106和管芯侧108。第一管芯102还包括有源表面或器件侧110、以及背侧表面或背侧112，并且可以看出，第一管芯102的有源表面110朝向焊区侧106，而背侧112与无芯衬底104的管芯侧108朝向相同的方向。有源表面可以包括多个半导体器件，包括但不限于通过管芯互连结构被连接到一起形成功能电路的晶体管、电容器和电阻器以由此形成集成电路。本领域的技术人员能够理解，第一管芯102的器件侧110包括具有集成电路和互连的有源部分(未示出)。根据若干不同实施例，第本文档来自技高网...

【技术保护点】
1.一种装置，包括：第一管芯；第二管芯(TSV管芯)，包括布置在其中的一个或多个硅通孔，第一管芯通过所述一个或多个硅通孔电耦合到所述TSV管芯；以及无芯衬底，其中第一管芯和所述TSV管芯二者都嵌入在所述无芯衬底中。

【技术特征摘要】
2010.12.22 US 12/977,0301.一种装置，包括：第一管芯；第二管芯(TSV管芯)，包括布置在其中的一个或多个硅通孔，第一管芯通过所述一个或多个硅通孔电耦合到所述TSV管芯；以及无芯衬底，其中第一管芯和所述TSV管芯二者都嵌入在所述无芯衬底中。2.如权利要求1所述的装置，其特征在于，所述无芯衬底包括密封层，并且其中第一管芯和所述TSV管芯嵌入在所述密封层中。3.如权利要求1所述的装置，其特征在于，第一管芯经由所述一个或多个硅通孔通过布置在第一管芯上的一个或多个相应的导电凸块以及通过布置在所述TSV管芯上的一个或多个接合焊盘耦合到所述TSV管芯。4.如权利要求1所述的装置，其特征在于，还包括：布置在第一管芯与所述TSV管芯之间的环氧助焊剂材料层。5.如权利要求1所述的装置，其特征在于，所述无芯衬底不具有在第一管芯与所述TSV管芯之间的布线层。6.如权利要求1所述的装置，其特征在于，还包括：布置在第一管芯上的管芯接合膜。7.如权利要求1所述的装置，其特征在于，第一管芯的表面从所述无芯衬底的表面突出。8.如权利要求1所述的装置，其特征在于，第一管芯的表面不从所述无芯衬底的表面突出。9.如权利要求1所述的装置，其特征在于，第一管芯完全嵌入所述无芯衬底，并且其中所述TSV管芯被完全嵌入和包围在所述无芯衬底中。10.一种工艺，包括：利用管芯接合膜将第一管芯的背侧接合到面板；将其中布置有一个或多个硅通孔的第二管芯(TSV管芯)的背侧耦合在第一管芯的器件侧之上并且通过所述一个或多个硅通孔耦合到第一管芯的器件侧；在所述TSV管芯的器件侧之上形成密封层，所述密封层包围第一管芯和所述TSV管芯；以及随后将所述面板从所述管芯接合膜移除。11.如权利要求10所述的工艺，其特征在于，将第一管芯的背侧接合到所述面板包括...

【专利技术属性】
技术研发人员：J·S·冈萨雷斯，H·乔玛，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US