三维半导体器件及其制造方法技术

根据发明专利技术构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。

Three dimensional semiconductor device and manufacturing method thereof

According to an exemplary embodiment of the inventive concept, a three-dimensional semiconductor device includes: a memory cell array, including memory cells that can be arranged in three dimensions, including the left and right sides opposite to, and the top side and the bottom side opposite to, the left side of the plan, and at least one word line decoder adjacent to the memory. At least one of the left and right sides of the storage cell array; a page buffer adjacent to the bottom side of the storage cell array; and a string selection line decoder adjacent to one of the top and bottom sides of the storage cell array.

【技术实现步骤摘要】
三维半导体器件及其制造方法
专利技术构思的示例实施方式涉及半导体器件，例如涉及三维半导体器件和/或其制造方法。
技术介绍
在半导体器件中，增大的集成度可以是实现高性能和/或低成本器件的重要因素。目前，在二维存储半导体器件中或在平面存储半导体器件中，集成度会受到形成精细图案的影响，因为集成度可确定单位存储单元占据的面积。然而，用于形成精细图案的设备会是昂贵的，所以经济因素会限制二维存储半导体器件的集成度的增大。因此，正在开发三维存储器件（例如，三维布置的存储单元）。
技术实现思路
专利技术构思的示例实施方式涉及具有增大的页面深度的三维半导体存储器件。专利技术构思的示例实施方式涉及能够减小其有源图案的寄生电阻的三维半导体存储器件。专利技术构思的示例实施方式涉及能够减小三维半导体存储器件的字线之间的电容耦合的制造方法。专利技术构思的示例实施方式涉及能够改善三维半导体存储器件的数据保持性能的制造方法。根据专利技术构思的示例实施方式，三维半导体器件可包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。在示例实施方式中，串选择线解码器可以在存储单元阵列和页面缓冲器之间。在示例实施方式中，存储单元阵列可以在串选择线解码器和页面缓冲器之间。在示例实施方式中，器件可进一步包括：多条位线，横过存储单元阵列并且连接到页面缓冲器；多条串选择线，横过存储单元阵列并且连接到串选择线解码器；多条字线，横过存储单元阵列并且连接到至少一个字线解码器中的相应一个。多条位线和多条串选择线可交叉多条字线。在示例实施方式中，存储单元阵列可包括沿着多条位线的纵向方向布置的多个块，每个块可包括沿着多条字线的纵向方向布置的多个扇区。在示例实施方式中，存储单元阵列可包括分别在多个块中的块选择线，块选择线可以配置为控制多条位线与存储单元的块单元之间的电连接。在示例实施方式中，存储单元阵列可包括有源图案。有源图案可具有多层和多列结构。在多个块的每个中，多个扇区中的两个不同的扇区的有源图案在多条字线的纵向方向上可以彼此分开。在示例实施方式中，该器件可以还包括：多个位线接触插塞，每个位线接触插塞配置为将多条位线之一电连接到相应的一个有源图案中的多个层中的相应一层。多个块中相邻的一对可以共用多个位线接触插塞中的一些。在示例实施方式中，每个扇区中多个位线接触插塞的数目可以等于每个扇区中多个有源图案的层的数目。在示例实施方式中，该器件可以还包括：多个位线接触插塞，每个位线接触插塞配置为将多条位线之一电连接到有源图案的多个层中的相应一层。多个块中相邻的一对可以通过多个位线接触插塞之中的不同位线接触插塞连接到多条位线。在示例实施方式中，多个位线接触插塞的数目可以等于多个扇区中的每个扇区中的多个有源图案的层的数目。在示例实施方式中，存储单元阵列可以包括：有源图案，包括多层和多列结构；字线，横过有源图案且具有多列结构；和电荷存储层，在有源图案和字线之间。在示例实施方式中，存储单元阵列可以包括有源图案，该有源图案可以具有多层和多列结构，每个有源图案可以是半导体图案，其纵轴可以平行于基板，多条字线的每条可以包括在有源图案之间的垂直栅极和连接垂直栅极的横向线。在示例实施方式中，多条位线的每条可以电连接到相应的一个有源图案，每条串选择线可以配置为控制多条位线与一个有源图案中的相应列之间的电连接。在示例实施方式中，该器件可以进一步包括：低电阻层，分别连接到多个有源图案的多个层；和位线接触插塞，将每条位线电连接到相应的一个低电阻层。低电阻层的电阻率可以低于多个有源图案的电阻率。在示例实施方式中，多个块中相邻的一对可以共用一个低电阻层，至少一个替换开口可以垂直地穿透低电阻层。在示例实施方式中，该器件可以进一步包括位线接触插塞，该位线接触插塞将每条位线电连接到有源图案的多个层中的相应一层。位线接触插塞到多条字线之一的距离可以基本相同。根据专利技术构思的示例实施方式，一种三维半导体器件可以包括：有源图案，具有多层和多列结构；具有多列结构的字线，该字线横过有源图案；和串选择栅，配置为分别控制有源图案的多个列。当从最靠近串选择栅定位的最邻近的一条字线起测量时，串选择栅包括位于第一距离处的第一栅极和位于第二距离处的第二栅极，该第二距离小于该第一距离，并且该最邻近的字线可以包括朝向第一栅极延伸的多个第一延伸部。在示例实施方式中，该器件可以还包括：块选择线，通过串选择栅与最邻近的字线间隔开，块选择线包括朝向第二栅极突出的第二延伸部。在示例实施方式中，串选择栅可以在有源图案的多个列上。在示例实施方式中，串选择栅可以在有源图案的多个列之间。根据专利技术构思的示例实施方式，一种三维半导体器件的制造方法可以包括：形成具有多层和多列结构的有源图案；形成具有多层结构的存储层以覆盖有源图案；形成具有多列结构的字线，该字线横过有源图案；和蚀刻在字线之间暴露的至少一部分存储层。在示例实施方式中，存储层可以包括顺序层叠的隧道绝缘层、电荷存储层和阻挡绝缘层，该蚀刻至少一部分存储层可以从字线之间去除隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个。在示例实施方式中，该方法可以还包括：在蚀刻至少一部分存储层之后，在字线之间形成绝缘间隙填充层。绝缘间隙填充层可以在字线和有源图案之间限定空气间隙。根据专利技术构思的示例实施方式，一种三维半导体器件的制造方法可以包括：形成具有多层和多列结构的有源图案；形成具有多列结构的字线，该字线横过有源图案；和在字线之间形成绝缘间隙填充层。绝缘间隙填充层可以在字线和有源图案之间限定空气间隙。在示例实施方式中，每条字线可以包括：在有源图案的多个列之间的垂直栅极，垂直栅极面对有源图案的侧壁；和横向线，在横过有源图案的方向上将垂直栅极彼此连接。空气间隙可以局部形成在垂直栅极之间。根据专利技术构思的示例实施方式，一种三维半导体器件可以包括：存储单元阵列，包括彼此层叠的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧和顶侧之一；和串选择线解码器，邻近于存储单元阵列的底侧和顶侧中的一个，或者邻近于存储单元阵列的底侧和顶侧中的另一个。在示例实施方式中，该器件可以还包括：多个串选择栅；多条位线，横过存储单元阵列并连接到页面缓冲器；多条串选择线，在平行于多条位线的方向上横过存储单元阵列并且连接到串选择线解码器；多条字线，横过存储单元阵列并且连接到至少一个字线解码器。存储单元阵列的块单元可以包括彼此垂直层叠的多个有源图案层。多个有源图案层的每个可以包括在平行于多条位线的方向上延伸的多个列，并限定出该多个列之间的间距。每条字线可包括多个垂直部分，多个垂直部分穿过多个有源图案层中的多个列之间的间距垂直地延伸。每个串选择栅可以配置为控制多条位线之一与多个有源图案层中的一个有源图案层中的多个列之一之间的连接。在示例实施方式中，该器件可以包括：多个位线接触插塞，多个位线接触插塞的每个可以配置为将多条位本文档来自技高网...

【技术保护点】
1.一种三维半导体器件，包括：存储单元阵列，包括彼此层叠的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于所述存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于所述存储单元阵列的底侧和顶侧中的一个；串选择线解码器，邻近于所述存储单元阵列的底侧和顶侧中的所述一个，或者邻近于所述存储单元阵列的底侧和顶侧中的另一个；多条位线，横过所述存储单元阵列并连接到所述页面缓冲器；以及多条串选择线，横过所述存储单元阵列并连接到所述串选择线解码器，其中所述多条位线中的每条设置在所述多条串选择线中相邻的两条串选择线之间。

【技术特征摘要】
2013.01.11 KR 10-2013-00032771.一种三维半导体器件，包括：存储单元阵列，包括彼此层叠的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于所述存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于所述存储单元阵列的底侧和顶侧中的一个；串选择线解码器，邻近于所述存储单元阵列的底侧和顶侧中的所述一个，或者邻近于所述存储单元阵列的底侧和顶侧中的另一个；多条位线，横过所述存储单元阵列并连接到所述页面缓冲器；以及多条串选择线，横过所述存储单元阵列并连接到所述串选择线解码器，其中所述多条位线中的每条设置在所述多条串选择线中相邻的两条串选择线之间。2.如权利要求1所述的器件，其中所述页面缓冲器邻近于所述存储单元阵列的所述底侧。3.如权利要求2所述的器件，其中所述串选择线解码器在所述存储单元阵列和所述页面缓冲器之间。4.如权利要求2所述的器件，其中所述存储单元阵列在所述串选择线解码器和所述页面缓冲器之间。5.如权利要求2所述的器件，还包括：多条字线，横过所述存储单元阵列并连接到所述至少一个字线解码器中相应的一个，其中所述多条位线和所述多条串选择线交叉所述多条字线。6.如权利要求5所述的器件，其中所述存储单元阵列包括沿着所述多条位线的纵向方向布置的多个块，和所述多个块中的每个包括沿着所述多条字线的纵向方向布置的多个扇区。7.如权利要求6所述的器件，其中所述存储单元阵列包括分别在所述多个块中的块选择线，和所述块选择线配置为控制所述多条位线与所述存储单元的块单元之间的电连接。8.如权利要求6所述的器件，其中所述存储单元阵列包括有源图案，该有源图案具有多层和多列结构，和在多个块的每个中，所述多个扇区中的两个不同的扇区的所述有源图案在所述多条字线的所述纵向方向上彼此分开。9.如权利要求8所述的器件，还包括：多个位线接触插塞，每个位线接触插塞配置为将所述多条位线之一电连接到相应的一个有源图案中的多个层中的相应一层，和其中所述多个块中相邻的一对共用所述多个位线接触插塞中的一些。10.如权利要求9所述的器件，其中在所述多个扇区的每个中的所述多个位线接触插塞的数目是所述多个扇区的每个中的所述有源图案的层的数目的一半。11.如权利要求8所述的器件，还包括：多个位线接触插塞，每个位线接触插塞配置为将所述多条位线之一电连接到所述有源图案的多个层中的相应一层，其中所述多个块的相邻的一对通过所述多个位线接触插塞当中不同的位线接触插塞连接到所述多条位线。12.如权利要求11所述的器件，其中所述多个位线接触插塞的数目等于所述多个扇区的每个中的所述有源图案的多个层的数目。1...

【专利技术属性】
技术研发人员：朴镇泽，金森宏治，朴泳雨，李载悳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR