半导体器件制造技术

本公开提供了半导体器件。一种半导体器件包括鳍型有源区、纳米片、栅极、源极/漏极区和绝缘间隔物。鳍型有源区从衬底突出并在第一方向上延伸。纳米片与鳍型有源区的上表面间隔开并包括沟道区。栅极在鳍型有源区之上。源极/漏极区连接到纳米片。绝缘间隔物在鳍型有源区上以及在纳米片之间。气隙基于绝缘间隔物的位置在绝缘间隔物与源极/漏极区之间。

semiconductor device

The present disclosure provides a semiconductor device. A semiconductor device includes a fin-type active region, a nanosheet, a gate, a source/drain region, and an insulating spacer. The fin active region is protruded from the substrate and extends in the first direction. The nanoscale is spaced from the upper surface of the fin active region and includes the channel region. The grid is above the fin active region. The source / drain region is connected to the nanosheets. The insulating spacer is between the fin active region and the nanosheets. The air gap is located between the insulating spacer and the source / drain region based on the insulating spacer.

【技术实现步骤摘要】
半导体器件
这里描述的一个或多个实施方式涉及半导体器件。
技术介绍
正在努力提高半导体器件的集成。增大的集成使尺寸减小。在某种情况下，半导体器件的按比例缩小将达到其极限，使得当前的方法不能再使用。为了克服这些限制并且为了提高性能，已经尝试了修改半导体器件的设计，用于例如减小寄生电阻和寄生电容的目的。
技术实现思路
根据一个或多个实施方式，一种半导体器件包括：鳍型有源区，从衬底突出并在第一方向上延伸；多个纳米片，与鳍型有源区的上表面间隔开并平行于鳍型有源区的上表面延伸，每个纳米片包括沟道区；栅极，在交叉第一方向的第二方向上在鳍型有源区之上延伸并围绕所述多个纳米片中的至少一些；源极/漏极区，连接到所述多个纳米片；以及绝缘间隔物，设置在鳍型有源区的上表面与所述多个纳米片中的最下面的一个之间、设置在所述多个纳米片之间，其中气隙基于绝缘间隔物的位置在绝缘间隔物与源极/漏极区之间。根据一个或多个另外的实施方式，一种半导体器件包括：衬底，包括有源区；至少一个纳米片堆叠结构，与有源区的上表面间隔开并面对有源区的上表面，所述至少一个纳米片堆叠结构包括多个纳米片，每个纳米片包括沟道区；栅极，在第二方向上在有源区之上延伸并覆盖所述至少一个纳米片堆叠结构，栅极包括在所述至少一个纳米片堆叠结构上的第一栅极部分以及多个第二栅极部分，所述多个第二栅极部分的每个在相应的纳米片的下侧下面；栅极电介质层，在所述至少一个纳米片堆叠结构与栅极之间；源极/漏极区，连接到所述多个纳米片中的相邻纳米片的每个的一端；第一绝缘间隔物，在所述多个纳米片上并覆盖栅极的侧壁；以及多个第二绝缘间隔物，设置在栅极与源极/漏极区之间、设置在有源区的上表面与所述至少一个纳米片堆叠结构之间以及设置在所述多个纳米片之间，其中多个气隙基于第二绝缘间隔物的位置而设置在所述多个第二绝缘间隔物与源极/漏极区之间。根据一个或多个另外的实施方式，一种半导体器件包括：衬底，包括有源区；至少一个纳米片堆叠结构，与有源区的上表面间隔开并面对有源区的上表面，所述至少一个纳米片堆叠结构包括多个纳米片，每个纳米片包括沟道区；栅极，在第二方向上在有源区之上延伸并覆盖所述至少一个纳米片堆叠结构，栅极包括在所述至少一个纳米片堆叠结构上的第一栅极部分以及分别在每个纳米片的下侧上的多个第二栅极部分；源极/漏极区，连接到所述多个纳米片中的相邻纳米片的每个的一端；以及多个第一绝缘间隔物，在栅极与源极/漏极区之间、在有源区的上表面与所述至少一个纳米片堆叠结构之间的空间以及所述多个纳米片之间的空间中，其中多个气隙分别在所述多个第一绝缘间隔物与源极/漏极区之间。附图说明通过参照附图详细描述示范性实施方式，各特征对于本领域技术人员将变得明显，附图中：图1-图22示出用于制造根据实施方式的半导体器件的方法中的各个阶段；图23A-图23Q示出半导体器件中的气隙的实施方式；图24A-图24C示出半导体器件的另一实施方式；图25-图29示出用于制造根据另一实施方式的半导体器件的方法中的各个阶段；图30A-图30Q示出半导体器件中的气隙的实施方式；图31示出半导体器件的另一实施方式；图32示出电子器件的实施方式；以及图33示出电子系统的实施方式。具体实施方式图1至图22是示出用于制造根据实施方式的半导体器件的方法中的各个阶段的剖视图。图1、2A、3A、4A、5A、6A、7A、8至14和16至22是图24A中的线X-X'的剖视图。图2B、3B、4B、5B、6B和7B是图24A中的线Y-Y'的剖视图。图15A至15E是图14中的区域P1的放大图。参照图1，多个牺牲半导体层106S和多个纳米片半导体层NS交替地堆叠在衬底102上。衬底102可以包括元素半导体诸如Si或Ge或化合物半导体诸如SiGe、SiC、GaAs、InAs或InP。在一些实施方式中，衬底102可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括In、Ga和Al中的至少一种作为III族元素以及As、P和Sb中的至少一种作为V族元素的化合物。例如，III-V族材料可以从InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)中选择。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的一种。三元化合物可以是例如InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。在一种实施方式中，III-V族材料和IV族材料可以被使用。III-V族材料和IV族材料(例如Ge)可以用作用于形成低功率和高速晶体管的沟道材料。高性能CMOS可以使用包括具有比Si衬底的电子迁移率更高的电子迁移率的III-V族材料(例如GaAs)的半导体衬底、以及包括具有比Si衬底更大的空穴迁移率的半导体材料(例如Ge)的半导体衬底而形成。根据一些实施方式，当NMOS晶体管形成在衬底102上时，衬底102可以包括III-V族材料的示例中的一种。根据一些另外的实施方式，当PMOS晶体管形成在衬底102上时，衬底102的至少一部分可以包括Ge。在另一示例中，衬底102可以具有绝缘体上半导体(SOI)结构。衬底102可以包括导电区，例如用杂质掺杂的阱或用杂质掺杂的结构。牺牲半导体层106S和纳米片半导体层NS可以包括不同的半导体材料。在一些实施方式中，纳米片半导体层NS可以包括单一材料。在一些实施方式中，纳米片半导体层NS可以包括与衬底102的材料相同的材料。在一些实施方式中，牺牲半导体层106S可以包括SiGe，纳米片半导体层NS可以包括Si。在另一些实施方式中，牺牲半导体层106S和纳米片半导体层NS可以包括不同的材料。最靠近衬底102的牺牲半导体层106的厚度可以大于其它牺牲半导体层106的厚度。在一个实施方式中，牺牲半导体层106可以具有相同的厚度。参照图2A和2B，掩模图案MP可以形成在牺牲半导体层106S和纳米片半导体层NS的堆叠结构上。掩模图案MP可以包括平行于一个方向(X方向)延伸的多个线图案。掩模图案MP可以包括例如垫氧化物层图案512和硬掩模图案514。硬掩模图案514可以包括例如硅氮化物、多晶硅、硬掩模上旋涂(SOH)材料或这些的组合。在一些实施方式中，SOH材料可以包括相对于SOH材料的总含量具有在从约85wt％至约99wt％的范围内的相对高的碳含量的碳氢化合物或该碳氢化合物的衍生物。参照图3A和3B，通过蚀刻牺牲半导体层106S和纳米片半导体层NS的堆叠结构以及衬底102的一部分，掩模图案MP可以用作蚀刻掩模以形成多个第一沟槽T1。结果，由第一沟槽T1限定的多个鳍型有源区FA可以被形成。在形成鳍型有源区FA之后，牺牲半导体层106S和纳米片半导体层NS的堆叠结构可以保留在鳍型有源区FA上。参照图4A和4B，浅沟槽隔离(STI)层114可以形成在每个第一沟槽T1中。STI层114可以包括共形地覆盖每个第一沟槽T1的内壁的绝缘衬垫114A以及在绝缘衬垫114A上填充每个第一沟槽T1的间隙填充绝缘层114B。覆盖每个第一沟槽T1的内壁的绝缘衬垫114A可以包括例如氧化物层本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：鳍型有源区，从衬底突出并在第一方向上延伸；多个纳米片，与所述鳍型有源区的上表面间隔开并平行于所述鳍型有源区的所述上表面延伸，所述多个纳米片的每个包括沟道区；栅极，在交叉所述第一方向的第二方向上在所述鳍型有源区之上延伸并围绕所述多个纳米片中的至少一些；源极/漏极区，连接到所述多个纳米片；以及绝缘间隔物，设置在所述鳍型有源区的所述上表面与所述多个纳米片中的最下面的一个之间、设置在所述多个纳米片之间，其中气隙基于所述绝缘间隔物的位置在所述绝缘间隔物与所述源极/漏极区之间。

【技术特征摘要】
2017.02.27 US 15/443,1601.一种半导体器件，包括：鳍型有源区，从衬底突出并在第一方向上延伸；多个纳米片，与所述鳍型有源区的上表面间隔开并平行于所述鳍型有源区的所述上表面延伸，所述多个纳米片的每个包括沟道区；栅极，在交叉所述第一方向的第二方向上在所述鳍型有源区之上延伸并围绕所述多个纳米片中的至少一些；源极/漏极区，连接到所述多个纳米片；以及绝缘间隔物，设置在所述鳍型有源区的所述上表面与所述多个纳米片中的最下面的一个之间、设置在所述多个纳米片之间，其中气隙基于所述绝缘间隔物的位置在所述绝缘间隔物与所述源极/漏极区之间。2.根据权利要求1所述的半导体器件，其中：所述栅极包括在所述多个纳米片上具有第一厚度的第一栅极部分以及填充所述鳍型有源区和所述多个纳米片之间的空间的多个第二栅极部分，每个所述第二栅极部分具有小于所述第一厚度的第二厚度，并且所述绝缘间隔物覆盖所述第二栅极部分的侧壁。3.根据权利要求2所述的半导体器件，其中所述第二栅极部分在所述第一方向上比所述第一栅极部分更长。4.根据权利要求3所述的半导体器件，其中所述多个第二栅极部分中的最下面的一个比所述多个第二栅极部分中的其它第二栅极部分更厚。5.根据权利要求2所述的半导体器件，其中覆盖所述多个第二栅极部分中的最下面一个的侧壁的所述绝缘间隔物与所述源极/漏极区之间的气隙的体积不同于覆盖所述多个第二栅极部分中的其它第二栅极部分的侧壁的所述绝缘间隔物与所述源极/漏极区之间的气隙的体积。6.根据权利要求5所述的半导体器件，其中覆盖所述多个第二栅极部分中的所述最下面一个的侧壁的所述绝缘间隔物的垂直高度不同于覆盖所述多个第二栅极部分中的其它第二栅极部分的侧壁的所述绝缘间隔物的高度。7.根据权利要求2所述的半导体器件，其中覆盖所述多个第二栅极部分中的最下面一个的侧壁的所述绝缘间隔物与所述源极/漏极区之间的气隙的体积小于覆盖所述多个第二栅极部分中的其它第二栅极部分的侧壁的所述绝缘间隔物与所述源极/漏极区之间的气隙的体积。8.根据权利要求7所述的半导体器件，其中覆盖所述多个第二栅极部分中的最下面一个的侧壁的所述绝缘间隔物的垂直高度小于覆盖所述多个第二栅极部分中的其它第二栅极部分的侧壁的所述绝缘间隔物的垂直高度。9.根据权利要求1所述的半导体器件，其中所述气隙相对于所述鳍型有源区的所述上表面的垂直高度在朝向所述源极/漏极区的方向上减小。10.根据权利要求1所述的半导体器件，其中所述气隙在所述纳米片与所述鳍型有源区之间延伸。11.根据权利要求1所述的半导体器件，其中所述气隙朝向所述绝缘间隔物突出。12.一种半导体器件，包括：衬底，包括有源区；至...

【专利技术属性】
技术研发人员：金东宇，李炫姃，金善政，李承勋，朴金锡，赵南奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR