半导体元件及其制造方法技术

一种半导体元件，包括：具有第一导电型的基底、具有第二导电型的第一阱区、具有第一导电型的第一掺杂区、具有第二导电型的第二阱区、具有第一导电型的至少一第二掺杂区、具有第二导电型的至少一第三掺杂区以及具有第二导电型的第四掺杂区。第一阱区位于基底中。第一掺杂区位于第一阱区中。第二阱区位于第一阱区中且位于第一掺杂区与基底之间。至少一第二掺杂区位于第一掺杂区中。至少一第三掺杂区位于第一掺杂区的第一侧的第一阱区中。第四掺杂区位于第一掺杂区的第二侧的第一阱区中。

Semiconductor component and manufacturing method thereof

A semiconductor element includes a substrate having a first conductive type, a first well region having a second conductive type, a first doping region having a first conductive type, a second well region having a second conductive type, at least a second doping region having a first conductive type, at least a third doping region having a second conductive type, and a third doping region having a second conductive type. Second conductive fourth doped region. The first well is located in the basement. The first doped region is located in the first well region. The second well region is located in the first well region and is located between the first doped area and the substrate. At least one second doped region is located in the first doped region. At least one third doped region is located in the first well region of the first side of the first doped region. The fourth doped region is located in the first well region on the second side of the first doped region.

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种集成电路及其制造方法，且特别涉及一种半导体元件及其制造方法。
技术介绍
高压半导体元件广泛地应用在高压交流-直流转换器(AC-DCconverter)以及LED驱动器等领域上。随着环保意识抬头，具有高转换效率以及低待机功耗(standbypowerconsumption)的高压半导体元件愈来愈受到重视。因此，通常会整合高压启动电路(HVstart-upcircuit)以及脉冲宽度调制(PulseWidthModulation，PWM)电路于单一芯片中，以达到节能省电的功效。在现有技术中，常以功率电阻器(powerresistor)来当作高压启动电路。但功率电阻器在启动脉冲宽度电路之后仍持续耗能，使得耗能增加，而不适用于绿能产品上。近年来则改以高压结型场效应晶体管(High-voltagejunctionfield-effecttransistor，HVJFET)或耗尽型双扩散金属氧化物半导体场效应晶体管(DepletionmodeDouble-diffusedMetalOxideSemiconductor，DepletionmodeDMOS)来当作高压启动电路。所述高压结型场效晶体管在启动脉冲宽度电路之后关闭，其可减少耗能。但为了要耐受高达数百伏特电压以上，所述高压结型场效晶体管的尺寸较大，其限制了高压结型场效晶体管的饱和电流(saturationcurrent)的设计弹性。因此，如何提供一种高压结型场效应晶体管，其可提供可调整的且广泛的饱和电流，以符合不同电路需求且不需要改变任何工艺条件，实为一门重要的课题。专利
技术实现思路
本专利技术提供一种半导体元件及其制造方法，其可在维持半导体元件的尺寸及其雪崩电压的情况下，提供可调整的且广泛的饱和电流，以符合不同电路需求。本专利技术提供一种半导体元件及其制造方法，其在不改变任何工艺且不增加额外掩模的情况下，可改变夹断(pinch-off)电压，借此调整元件的夹断电压。本专利技术提供一种半导体元件，包括：具有第一导电型的基底、具有第二导电型的第一阱区、具有第一导电型的第一掺杂区、具有第二导电型的第二阱区、具有第一导电型的至少一第二掺杂区、具有第二导电型的至少一第三掺杂区以及具有第二导电型的第四掺杂区。第一阱区位于基底中。第一掺杂区位于第一阱区中。第二阱区位于第一阱区中且位于第一掺杂区与基底之间。至少一第二掺杂区位于第一掺杂区中。至少一第三掺杂区位于第一掺杂区的第一侧的第一阱区中。第四掺杂区位于第一掺杂区的第二侧的第一阱区中。在本专利技术的一实施例中，上述至少一第二掺杂区为栅极。至少一第三掺杂区为源极。第四掺杂区为漏极。栅极与源极环绕漏极。在本专利技术的一实施例中，上述半导体元件还包括至少一通道，其位于第一掺杂区下方的第一阱区与第二阱区中，且电性连接源极与漏极。在本专利技术的一实施例中，上述至少一第二掺杂区包括多个栅极。至少一第三掺杂区包括多个源极。第四掺杂区为漏极。栅极分别对应源极且环绕漏极。在本专利技术的一实施例中，上述栅极与源极以漏极为圆心呈对称分布。在本专利技术的一实施例中，上述栅极与源极以漏极为圆心呈不对称分布。在本专利技术的一实施例中，上述半导体元件还包括多个通道，其分别位于第一掺杂区下方的第一阱区与第二阱区中，且电性连接源极与漏极。在本专利技术的一实施例中，上述半导体元件还包括具有第一导电型的至少一主体区，其位于相邻两个源极之间。在本专利技术的一实施例中，上述第二阱区的掺杂浓度低于第一阱区的掺杂浓度。在本专利技术的一实施例中，上述第二阱区的宽度介于0.5μm至5μm之间。在本专利技术的一实施例中，上述第一掺杂区包括重掺杂区、场区、阱区或其组合。在本专利技术的一实施例中，上述第一掺杂区未直接接触基底。在本专利技术的一实施例中，上述半导体元件还包括：隔离结构与导体结构。隔离结构位于第一掺杂区的第二侧的第一阱区上。导体结构位于第一阱区上，并延伸覆盖部分隔离结构。在本专利技术的一实施例中，上述半导体元件还包括：具有第一导电型的顶掺杂区以及具有第二导电型的淡掺杂区。顶掺杂区位于隔离结构下方的第一阱区中。淡掺杂区位于隔离结构与顶掺杂区之间。在本专利技术的一实施例中，上述半导体元件的形状包括圆形、椭圆形以及八边形或其组合。本专利技术提供一种半导体元件的制造方法，其步骤如下。提供具有第一导电型的基底。于基底中形成具有第二导电型的第一阱区。于第一阱区中形成具有第一导电型的第一掺杂区。于第一阱区中形成具有第二导电型的第二阱区，使得第二阱区位于第一掺杂区与基底之间。于第一掺杂区中形成具有第一导电型的至少一第二掺杂区。于第一掺杂区的第一侧的第一阱区中形成具有第二导电型的至少一第三掺杂区。于第一掺杂区的第二侧的第一阱区中形成具有第二导电型的第四掺杂区。在本专利技术的一实施例中，上述至少一第二掺杂区包括多个栅极。至少一第三掺杂区包括多个源极。第四掺杂区为漏极。栅极分别对应源极且环绕漏极。在本专利技术的一实施例中，上述半导体元件的制造方法，还包括以下步骤。于第一掺杂区下方的第一阱区与第二阱区中形成多个通道。上述通道分别电性连接源极与漏极。于相邻两个源极之间形成至少一主体区。在本专利技术的一实施例中，上述第二阱区的形成步骤包括以下步骤。于基底上形成图案化的掩模。图案化的掩模暴露出第一阱区的顶面。进行离子注入工艺，以于基底中形成第一阱区。第一阱区具有第一部分与第二部分。第一部分与第二部分相隔一距离。进行热退火工艺，以将第一阱区的第一部分与第二部分所注入的离子热扩散至第一部分与第二部分之间的区域，以形成第二阱区。在本专利技术的一实施例中，上述第二阱区的掺杂浓度低于第一阱区的掺杂浓度。基于上述，本专利技术可借由多个第三掺杂区(可例如是源极)或多个第二掺杂区(可例如是栅极)环绕第一掺杂区(可例如是漏极)，借此来调整饱和电流。另外，本专利技术可借由控制第二阱区的掺杂浓度或宽度，来改变夹断电压，进而调整半导体元件的夹断电压。如此一来，本专利技术可在维持半导体元件(可例如是HVJFET)的尺寸及其雪崩电压的情况下，调整饱和电流与夹断电压以达到客制化的需求。此外，本专利技术也可不改变任何工艺且不增加额外掩模的情况下，以达到调整饱和电流与夹断电压的需求。为让本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1为本专利技术一实施例的半导体元件的俯视示意图。图2A为图1的A-A’切线的剖面示意图。图2B为图1的C-C’切线的剖面示意图。图3A为本专利技术第一实施例的半导体元件的俯视示意图。图3B为本专利技术第二实施例的半导体元件的俯视示意图。图3C为本专利技术第三实施例的半导体元件的俯视示意图。图3D为本专利技术第四实施例的半导体元件的俯视示意图。图3E为本专利技术第五实施例的半导体元件的俯视示意图。【附图标记说明】100、100a、100b、100c、100d、100e：半导体元件102：基底104：第一阱区104a：第一部分104b：第二部分106：第二阱区108：第一掺杂区110：第二掺杂区112：第三掺杂区114：第四掺杂区116：主体区118：淡掺杂区119：顶掺杂区120：导体结构122：介电层124、126、128：隔离结构130：通道B：主体D：漏极G：栅极S：源极SI：第一侧S2：第二侧W：宽度具体实施方式在以下的实施例本文档来自技高网...

【技术保护点】
1.一种半导体元件，包括：具有一第一导电型的一基底；具有一第二导电型的一第一阱区，位于该基底中；具有该第一导电型的一第一掺杂区，位于该第一阱区中；具有该第二导电型的一第二阱区，位于该第一阱区中且位于该第一掺杂区与该基底之间；具有该第一导电型的至少一第二掺杂区，位于该第一掺杂区中；具有该第二导电型的至少一第三掺杂区，位于该第一掺杂区的一第一侧的该第一阱区中；以及具有该第二导电型的一第四掺杂区，位于该第一掺杂区的一第二侧的该第一阱区中。

【技术特征摘要】
1.一种半导体元件，包括：具有一第一导电型的一基底；具有一第二导电型的一第一阱区，位于该基底中；具有该第一导电型的一第一掺杂区，位于该第一阱区中；具有该第二导电型的一第二阱区，位于该第一阱区中且位于该第一掺杂区与该基底之间；具有该第一导电型的至少一第二掺杂区，位于该第一掺杂区中；具有该第二导电型的至少一第三掺杂区，位于该第一掺杂区的一第一侧的该第一阱区中；以及具有该第二导电型的一第四掺杂区，位于该第一掺杂区的一第二侧的该第一阱区中。2.如权利要求1所述的半导体元件，其中该至少一第二掺杂区为一栅极，该至少一第三掺杂区为一源极，该第四掺杂区为一汲极，该栅极与该源极环绕该漏极。3.如权利要求2所述的半导体元件，还包括至少一通道位于该第一掺杂区下方的该第一阱区与该第二阱区中，且电性连接该源极与该漏极。4.如权利要求1所述的半导体元件，其中该至少一第二掺杂区包括多个栅极，该至少一第三掺杂区包括多个源极，该第四掺杂区为一漏极，所述栅极分别对应所述源极且环绕该漏极，且所述栅极与所述源极以该漏极为圆心呈对称分布。5.如权利要求4所述的半导体元件，还包括具有该第一导电型的至少一主体区，其位于相邻两个源极之间。6.如权利要求1所述的半导体元件，其中该第二阱区的宽度介于0.5μm至5μm之间。7.一种半导体元件的制造方法，包括：提供具有一第一导电型的一基底；于...

【专利技术属性】
技术研发人员：蔡英杰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71