半导体装置及其制造方法制造方法及图纸

本文可提供一种半导体装置及其制造方法。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括位线，所述位线与所述沟道图案联接。该半导体装置可包括阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。

Semiconductor device and manufacturing method thereof

A semiconductor device and its manufacturing method can be provided in this paper. The semiconductor device may include a laminate. The semiconductor device may include a channel layer comprising a channel pattern passing through the stack, a virtual channel pattern passing through the stack, and a connection pattern arranged below the stack and connected with the virtual channel pattern. The semiconductor device may include a bit line connected to the groove pattern. The semiconductor device may include a pickup line that is connected to the virtual channel pattern.

【技术实现步骤摘要】
半导体装置及其制造方法
本公开的各种实施方式可总体涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。
技术介绍
不管电源开/关条件如何，非易失性存储装置都保留存储数据。近来，因为在包括形成在单层的基板上的存储单元的二维非易失性存储装置的集成方面的改进受到限制，所以已经提出包括沿垂直方向层叠在基板上的存储单元的三维(3D)非易失性存储装置。三维非易失性存储装置可包括彼此交替层叠的层间绝缘层和栅极，以及穿过其的沟道层，存储单元沿沟道层层叠。为了提高这种具有三维结构的非易失性存储装置的操作可靠性，已经开发出各种结构和制造方法。
技术实现思路
本公开的实施方式可提供一种半导体装置。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括位线，所述位线与所述沟道图案联接。该半导体装置可包括阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。本公开的实施方式可提供一种半导体装置。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括第一焊盘，所述第一焊盘与相应的沟道图案联接。所述第一焊盘中的每一个可包括第一类型杂质。该半导体装置可包括第二焊盘，所述第二焊盘与相应的虚拟沟道图案联接。所述第二焊盘中的每一个可包括与所述第一类型杂质不同的第二类型杂质。本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括在源极层上形成第一牺牲层。该方法可包括在所述第一牺牲层上形成层叠件。该方法可包括形成穿过所述层叠件的第一开口和第二开口。该方法可包括通过经由所述第一开口和所述第二开口去除所述第一牺牲层来形成第三开口。该方法可包括形成沟道层，所述沟道层包括设置在所述第三开口中的联接图案、设置在所述第一开口中的沟道图案和设置在所述第二开口中的虚拟沟道图案。该方法可包括形成与所述虚拟沟道图案联接的阱拾取线；以及形成与所述沟道图案联接的位线。本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括在源极层上形成第一牺牲层。该方法可包括在所述第一牺牲层上形成层叠件。该方法可包括形成穿过所述层叠件的第一开口和第二开口。该方法可包括通过经由所述第一开口和所述第二开口去除所述第一牺牲层来形成第三开口。该方法可包括形成沟道层，所述沟道层包括设置在所述第三开口中的联接图案、设置在所述第一开口中的沟道图案和设置在所述第二开口中的虚拟沟道图案。该方法可包括形成与所述沟道图案联接的第一焊盘以及与所述虚拟沟道图案联接的第二焊盘，所述第一焊盘中的每一个可包括第一类型杂质，所述第二焊盘中的每一个可包括与所述第一类型杂质不同的第二类型杂质。本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括形成层叠件。该方法可包括形成沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该方法可包括形成与所述沟道图案联接的位线。该方法可包括形成与所述虚拟沟道图案联接的阱拾取线。附图说明图1A至图1C和图2A至图2C是例示根据本公开的实施方式的半导体装置的结构的图。图3A和图3B是例示根据本公开的实施方式的半导体装置的结构的布局图。图4A至图4C是例示根据本公开的实施方式的半导体装置的操作原理的图。图5、图6A和图6B、图7A和图7B、图8A和图8B、图9A和图9B、图10、图11A和图11B、图12A和图12B、图13A和图13B、图14、图15和图16是例示制造根据本公开的实施方式的半导体装置的方法的图。图17和图18是例示根据本公开的实施方式的存储系统的配置的框图。图19和图20是例示根据本公开的实施方式的计算系统的框图。具体实施方式以下将参照附图描述实施方式的示例；然而，它们可按照不同的形式来实现，并且不应该被解释为受本文所阐述的实施方式限制。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达实施方式的范围。在附图中，为了说明清楚起见，可能夸大了尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在下文中，将参照附图描述实施方式。在本文中参照作为实施方式的示意图(和中间结构)的截面图来描述实施方式。因此，作为例如制造技术和/或公差的结果的图示的形状变化是预期的。因此，实施方式不应被解释为受本文所示的区域的特定形状限制，而是可包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制所述各种组件。这些术语仅被用于将一个组件与其它组件区分开来。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。此外，“和/或”可包括所提及组件中的任何一种或组合。此外，只要在句子中没有具体提及，单数形式可包括复数。此外，在本说明书中使用的“包括/包含”表示存在或添加一个或更多个组件、步骤、操作和元件。此外，除非另外指明，否则本说明书中使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解的含义相同的含义。通用字典中所定义的术语应该被理解为具有与相关技术的上下文中所解释的含义相同的含义，而不应被解释为具有理想的或过于正式的含义，除非在本说明书中另外清楚地定义。还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一部件，而且还通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。本公开的各种实施方式可针对一种可被配置为促进其制造过程并且可具有稳定的结构和改进的特性的半导体装置及其制造方法。图1A至图1C和图2A至图2C是例示根据本公开的实施方式的半导体装置的结构的图。图1A至图1C是布局图。图2A是沿图1A至图1C的A-A'截取的截面图。图2B是沿图1A至图1C的B-B'截取的截面图。图2C是沿图1A至图1C的C-C'截取的截面图。参照图1A至图1C和图2A至图2C，根据本公开的实施方式的半导体装置包括多个存储块MB1和MB2。在存储块MB1和MB2中的每一个中布置有存储串。每个存储块MB1、MB2可以是在擦除操作期间擦除数据的单元。半导体装置包括层叠件ST、穿过层叠件ST的沟道层15(即，15A、15B、15C和15D)、包围沟道层15的存储层14(即，14A、14B、14C和14D)、位线22和阱拾取线23。此外，半导体装置还可包括源极层11(即，11A、11B和11C)、支承件18、间隔件19和源极拾取线21。层叠件ST包括交替层叠的导电层12和绝缘层13。每个导电层12可以是诸如存储单元和选择晶体管的栅极，并且包括诸如钨这样的金属。绝缘层13可使层叠的导电层12彼此绝缘并且包括诸如氧化物这样的绝缘材料。例如，至少一个本文档来自技高网...

【技术保护点】
1.一种半导体装置，该半导体装置包括：层叠件；沟道层，所述沟道层中的每一个沟道层包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案；位线，所述位线与所述沟道图案联接；以及阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。

【技术特征摘要】
2017.02.27 KR 10-2017-00257071.一种半导体装置，该半导体装置包括：层叠件；沟道层，所述沟道层中的每一个沟道层包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案；位线，所述位线与所述沟道图案联接；以及阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。2.根据权利要求1所述的半导体装置，所述半导体装置还包括：间隙填充绝缘层，所述间隙填充绝缘层包括设置在所述层叠件下方的基部、从所述基部突出并穿过所述沟道图案的第一突出物以及从所述基部突出并穿过所述虚拟沟道图案的第二突出物。3.根据权利要求2所述的半导体装置，其中，所述基部形成在所述联接图案内。4.根据权利要求1所述的半导体装置，所述半导体装置还包括：源极层，所述源极层设置在所述联接图案下方；以及源极拾取线，所述源极拾取线穿过所述层叠件，并且将所述沟道层与所述源极层电联接。5.根据权利要求4所述的半导体装置，其中，所述联接图案与所述源极拾取线直接接触，并且包括形成在与所述源极拾取线直接接触的区域中的结。6.根据权利要求5所述的半导体装置，其中，所述结掺杂有N型杂质。7.根据权利要求4所述的半导体装置，所述半导体装置还包括：间隔件，所述间隔件设置在所述源极拾取线与所述层叠件之间，并且被配置为使所述源极拾取线与所述层叠件绝缘。8.根据权利要求4所述的半导体装置，其中，所述源极层包括：金属层；第一多晶硅层，所述第一多晶硅层设置在所述金属层上，并且包括第一浓度的N型杂质；以及第二多晶硅层，所述第二多晶硅层设置在所述第一多晶硅层上，并且包括比所述第一浓度小的第二浓度的N型杂质。9.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一焊盘，所述第一焊盘将所述沟道图案与所述位线电联接，所述第一焊盘中的每一个第一焊盘包括第一类型杂质；以及第二焊盘，所述第二焊盘将所述虚拟沟道图案与所述阱拾取线电联接，所述第二焊盘中的每一个第二焊盘包括与所述第一类型杂质不同的第二类型杂质。10.根据权利要求1所述的半导体装置，所述半导体装置还包括：支承件，所述支承件插置在所述沟道层的所述联接图案之间并支承所述层叠件。11.根据权利要求1所述的半导体装置，所述半导体装置还包括：源极层，所述源极层设置在所述联接图案和支承件下方。12.根据权利要求10所述的半导体装置，其中，所述支承件设置在所述沟道图案之间，并且具有在一个方向上彼此基本平行延伸的线形状。13.根据权利要求10所述的半导体装置，其中，所述支承件设置在所述沟道图案之间并且具有柱形状。14.根据权利要求10所述的半导体装置，其中，所述支承件中的每一个支承件被设置成与对应的相邻沟道图案部分地交叠。15.根据权利要求10所述的半导体装置，其中，所述沟道图案沿一个方向布置并且被设置为其间具有第一距离或第二距离，所述第二距离大于所述第一距离，并且所述支承件设置在被布置为其间具有第二距离的所述沟道图案之间。16.根据权利要求1所述的半导体装置，其中，所述沟道层中的每一个沟道层包括分离图案，所述分离图案各自将对应的虚拟沟道图案彼此联接并穿过所述层叠件的一部分。17.根据权利要求16所述的半导体装置，其中，所述分离图案包括将所述虚拟沟道图案彼此联接的半导体图案。18.根据权利要求1所述的半导体装置，所述半导体装置还包括：存储层，所述存储层包围相应的沟道层。19.一种半导体装置，该半导体装置包括：层叠件；沟道层，所述沟道层包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及将所述沟道图案与所述虚拟沟道图案联接的联接图案；第一焊盘，所述第一焊盘与相应的沟道图案联接，所述第一焊盘中的每一个第一焊盘包括第一类型杂质；以及第二焊盘，所述第二焊盘与相应的虚拟沟道图案联接，所述第二焊盘中的每一个第二焊盘包括与所述第一类型杂质不同的第二类型杂质。20.根据权利要求19所述的半导体装置，所述半导体装置还包括：位线，所述位线与所述第一焊盘联接；以及阱拾取线，所述阱拾取线与所述第二焊盘联接。21.根据权利要求19所述的半导体装置，其中，所述第一焊盘中的每一个第一焊盘包括N型杂质，并且所述第二焊盘中的每一个第二焊盘包括P型杂质。22.一种制造半导体装置的方法，该方法包括以下步骤：在源极层上形成第一牺牲层；在所述第一牺牲层上形成层叠件；形成穿过所述层叠件的第一开口和第二开口；通过经由所述第一开口和所述第二开口去除所述第一牺牲层来形成第三开口；形成沟道层，所述沟道层包括设置在所述第三开口中的联...

【专利技术属性】
技术研发人员：崔康植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR