无回滞效应栅接地NMOS静电防护半导体器件及其实现方法技术

本发明专利技术提供了一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，包括衬底(10)、P阱(20)、N阱(60)、源极(30)、栅极(40)、漏极(50)和P阱接出区(80)，所述P阱(20)位于所述衬底(10)的上部；所述源极(30)和漏极(50)形成于所述P阱(20)中，且所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；所述栅极(40)与所述源极(30)相连接，且位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部；所述N阱(60)位于所述源极(30)和所述漏极(50)之间，且所述N阱(60)位于所述P阱(20)的上部；所述P阱接出区(80)形成于所述P阱(20)中，且位于所述P阱(20)的上部，并与所述源极(30)相连接。

Non hysteresis gate grounding NMOS electrostatic protection semiconductor device and its implementation method

The invention provides a non-hysteresis effect gate grounded NMOS electrostatic protection semiconductor device and its realization method, including a substrate (10), a P well (20), an N well (60), a source (30), a gate (40), a drain (50) and a P well junction area (80), wherein the P well (20) is located at the upper part of the substrate (10), and the source (30) and a drain (50) are formed in the P well (20). The source (30) and the drain (50) are located at the upper part of the P well (20); the gate (40) is connected with the source (30) and is located at the upper part of the P well (20) between the source (30) and the drain (50); the N well (60) is located between the source (30) and the drain (50) and the N well (60) is located in the P well (20). The P-well junction area (80) is formed in the P-well (20) and is located at the upper part of the P-well (20) and connected with the source (30).

【技术实现步骤摘要】
无回滞效应栅接地NMOS静电防护半导体器件及其实现方法
本专利技术涉及半导体
，特别涉及一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法。
技术介绍
高压电路的防静电保护设计一直是一个技术难题，这是因为构成高压电路的核心——高压器件(例如横向扩散金属氧化物晶体管，LDMOS)本身不像普通的低压金属氧化物晶体管静电防护器件适用于防静电保护设计，因为高压器件的回滞效应曲线所表现出来的特性很差。如图1所示，从图1可以得出：1)触发电压(Vt1)过高；2)维持电压(Vh)过低，往往大大低于高压电路的工作电压，高压电路正常工作时容易因外界的扰动触发闩锁效应；3)二次击穿电流(热击穿电流，It2)过低，这是因为LDMOS在泄放静电电流时因为器件结构特性发生局部电流拥堵(LocalizedCurrentCrowding)所致。因而工业界在解决高压电路防静电保护设计的时候，往往采用两种思路来实现：1)对用于防静电保护模块的高压器件的器件结构进行调整，优化其回滞效应曲线，使之适用于防静电保护设计，但往往因为高压器件本身器件结构特性的原因实践起来比较困难；2)用一定数量的低压防静电保护器件串联起来构成能承受高压的防静电保护电路。因为低压防静电保护器件的特性相对容易调整和控制，不需要对低压防静电保护器件的器件结构进行调整，所以工业界特别是一些无晶圆厂集成电路设计公司往往比较喜欢用一定数量的低压防静电保护器件串联的方法。因为高压电路防静电保护设计窗口的需要，这就对低压防静电保护器件的回滞效应特性有一定的要求，往往要求其回滞效应窗口越小越好，最好没有回滞效应，也就是回滞效应的维持电压和触发电压基本保持一致。低压PMOS器件是一种常见的低压金属氧化物晶体管中一种天然的无回滞效应静电防护器件，因为其发生回滞效应时的寄生PNP三极管电流增益比较小，所以低压PMOS器件回滞效应的维持电压和触发电压比较接近，但低压PMOS器件的不足之处是其回滞效应的二次击穿电流(It2)比较小，所以工业界纷纷研究开发一种既没有回滞效应又具有较高的二次击穿电流的防静电保护器件。另外，传统的低压GGNMOS器件，其器件结构如图2所示，无回滞效应栅接地NMOS静电防护半导体器件包括衬底10、P阱20、源极30、栅极40、漏极50和P阱接出区80，其中：所述P阱20位于所述衬底10的上部；所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。所述P阱接出区80由P型轻掺杂81内部包裹P型重掺杂82构成。所述漏极50的外围具有一漏极边界层51，所述漏极边界层51为N型轻掺杂；所述源极30的外围具有一源极边界层31，所述源极边界层31为N型轻掺杂。包括非金属硅化物70，所述非金属硅化物70位于所述P阱20的上部，并与所述漏极50相连接。虽然传统的低压GGNMOS器件二次击穿电流(It2)比较大，相较于低压PMOS，GGNMOS的二次击穿电流大很多，大约是前者的两倍，但其回滞效应现象非常明显，如图3所示，其回滞效应的维持电压往往比其触发电压低1伏～2伏。传统的提升低压GGNMOS器件回滞效应维持电压的方法是增加器件的沟道长度，这是因为回滞效应的触发电压主要由器件的漏极击穿电压决定，而维持电压则是由低压GGNMOS所寄生的横向NPN三极管的特性决定，当器件的沟道长度越长，则其寄生的横向NPN三极管的集极宽度越长，则其电流增益β则越小，维持其回滞效应的所需要的电压则越高，所以维持电压会随着沟道长度的增加而增大。图4为某工艺平台中实际测试得到的低压GGNMOS器件回滞效应维持电压/触发电压与沟道长度关系图，从图4可知，低压GGNMOS器件回滞效应的触发电压随着沟道长度的变化基本保持不变，而其维持电压则随着沟道长度的增加而增加。当低压GGNMOS的沟道长度为0.5微米时，维持电压比触发电压小1.5伏，当沟道长度增加到1微米时，维持电压仅比触发电压小0.7伏，当进一步增加沟道长度，完全可以把维持电压提高至和触发电压基本相同的程度，但是这种方法的最大缺点是沟道长度必须非常大，从而到导致器件尺寸变大，这非常不利于缩小防静电保护电路的版图面积，所以业界一般很少将传统的栅接地NMOS(GGNMOS)直接多级窜联用于高压电路的防静电保护设计。
技术实现思路
本专利技术的目的在于提供一种无回滞效应栅接地NMOS静电防护半导体器件及其实现方法，以实现可适用于高压电路的的防静电保护功能，并且最大限度的减少版图面积。为解决上述技术问题，本专利技术提供一种无回滞效应栅接地NMOS静电防护半导体器件，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底10、P阱20、N阱60、源极30、栅极40、漏极50和P阱接出区80，其中：所述P阱20位于所述衬底10的上部；所述源极30和漏极50形成于所述P阱20中，且所述源极30和所述漏极50位于所述P阱20的上部；所述栅极40与所述源极30相连接，且位于所述源极30和所述漏极50之间的P阱20的上部；所述N阱60位于所述源极30和所述漏极50之间，且所述N阱60位于所述P阱20的上部；所述P阱接出区80形成于所述P阱20中，且位于所述P阱20的上部，并与所述源极30相连接。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述N阱60位于所述栅极40的下方。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述漏极50和所述源极30为N型重掺杂，所述N阱60为N型轻掺杂，所述衬底10为P型轻掺杂。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述漏极50的外围具有一漏极边界层51，所述漏极边界层51为N型轻掺杂；所述源极30的外围具有一源极边界层31，所述源极边界层31为N型轻掺杂。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述N阱60的宽度为0.1微米～3微米之间。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述无回滞效应栅接地NMOS静电防护半导体器件还包括非金属硅化物70，所述非金属硅化物70位于所述P阱20的上部，并与所述漏极50相连接。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，所述P阱接出区80由P型轻掺杂81内部包裹P型重掺杂82构成。可选的，在所述的无回滞效应栅接地NMOS静电防护半导体器件中，多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成防静电保护结构400，另外多个所述无回滞效应栅接地NMOS静电防护半导体器件串联形成防静电保护结构500，所述防静电保护结构400和所述防静电保护结构500均位于一保护电路中，所述保护电路还包括静电保护器件100和内部电路200，其中：所述防静电保护结构400一端连接一输入端口300、所述静电保护器件100和所述内部电路200，另一端接地Vss；所述静电保护器件100还连接电源Vdd；所述防静电保护结构500一端连接所述电源Vdd，另一端接地Vss。本专利技术还提供一种本文档来自技高网...

【技术保护点】
1.一种无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底(10)、P阱(20)、N阱(60)、源极(30)、栅极(40)、漏极(50)和P阱接出区(80)，其中：所述P阱(20)位于所述衬底(10)的上部；所述源极(30)和漏极(50)形成于所述P阱(20)中，且所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；所述栅极(40)与所述源极(30)相连接，且位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部；所述N阱(60)位于所述源极(30)和所述漏极(50)之间，且所述N阱(60)位于所述P阱(20)的上部；所述P阱接出区(80)形成于所述P阱(20)中，且位于所述P阱(20)的上部，并与所述源极(30)相连接。

【技术特征摘要】
1.一种无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述无回滞效应栅接地NMOS静电防护半导体器件包括衬底(10)、P阱(20)、N阱(60)、源极(30)、栅极(40)、漏极(50)和P阱接出区(80)，其中：所述P阱(20)位于所述衬底(10)的上部；所述源极(30)和漏极(50)形成于所述P阱(20)中，且所述源极(30)和所述漏极(50)位于所述P阱(20)的上部；所述栅极(40)与所述源极(30)相连接，且位于所述源极(30)和所述漏极(50)之间的P阱(20)的上部；所述N阱(60)位于所述源极(30)和所述漏极(50)之间，且所述N阱(60)位于所述P阱(20)的上部；所述P阱接出区(80)形成于所述P阱(20)中，且位于所述P阱(20)的上部，并与所述源极(30)相连接。2.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述N阱(60)位于所述栅极(40)的下方。3.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述漏极(50)和所述源极(30)为N型重掺杂，所述N阱(60)为N型轻掺杂，所述衬底(10)为P型轻掺杂。4.如权利要求3所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述漏极(50)的外围具有一漏极边界层(51)，所述漏极边界层(51)为N型轻掺杂；所述源极(30)的外围具有一源极边界层(31)，所述源极边界层(31)为N型轻掺杂。5.如权利要求3所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述N阱(60)的宽度为0.1微米～3微米之间。6.如权利要求1所述的无回滞效应栅接地NMOS静电防护半导体器件，其特征在于，所述无回滞效应栅接地NMOS静电防护半导体器件还包括非金属硅化物(70)，所述非金...

【专利技术属性】
技术研发人员：朱天志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31