The invention discloses a configurable parallel fast convolution kernel structure based on FPGA. The hardware structure of the fast convolution kernel consists of five registers: serial number register, data width register, address width register, latch width register, burst length register, two-column buffer, one multiplier, one adder and one latch. According to the hardware resources of the selected FPGA, the fast convolution kernel can configure the five registers flexibly by Verilog program to realize fast instantiation and parallel convolution operation with multi-cores, so as to accelerate a large number of convolution operations.
【技术实现步骤摘要】
一种基于FPGA的可配置并行快速卷积核的结构
本专利技术属于高速数字信号处理领域,充分利用FPGA硬件资源丰富和并行运算的特点,设计可参数化配置、多核协同并行计算的快速卷积核,对两路离散的数字信号进行快速卷积运算,以提高卷积运算的速度和效率。
技术介绍
在图像处理、数字滤波、时域频域变换和空间定位等实际应用中,卷积运算是常用且十分重要的数字信号处理方法。当面向高速信号或对信号处理有实时性的要求时,目前常用的软件卷积算法的速度和效率较低,不足以满足对高速信号处理实时性的要求。而采用FPGA配置并行快速卷积核,对数据进行多核协同并行卷积运算,可大大提高运算速度,从而实现对高速信号处理实时性的要求。
技术实现思路
本专利技术公开了一种基于FPGA的可配置并行快速卷积核的结构,该快速卷积核在硬件结构上主要由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。外部控制逻辑通过配置序号寄存器,赋予每一个快速卷积核以特定的顺序,当两列原始序列输入时,每一个快速卷积核便可根据自己被分配的序号,找出自己需要卷积的有用的数据存入核内两列缓存器中,并根据外部使能信号进行乘法运算和加法运算,并将结果暂时存入锁存器中。数据宽度寄存器和地址宽度寄存器分别为快速卷积核描述了需要卷积的数据的宽度和深度。在例化时,每一个快速卷积核都可根据这两个寄存器,灵活配置乘法器和加法器的输入、输出位宽和数据总线宽度。锁存宽度寄存器用来配置锁存器的位宽,也就是锁存器的容量。该寄存器是在用户对卷积运算进行全局设计时就配置好 ...
【技术保护点】
1.一种基于FPGA的可配置并行快速卷积核的结构,由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。
【技术特征摘要】
1.一种基于FPGA的可配置并行快速卷积核的结构,由序号寄存器、数据宽度寄存器、地址宽度寄存器、锁存宽度寄存器、突发长度寄存器和两列缓存器、一个乘法器、一个加法器、一个锁存器构成。2.该快速卷积核受外部的控...
【专利技术属性】
技术研发人员:孙桂玲,王鹏霄,马方舒,郑祥雨,
申请(专利权)人:南开大学,
类型:发明
国别省市:天津,12
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