半导体装置制造方法及图纸

半导体装置(1)包括形成于半导体层的第一主面的表层部的沟槽栅极构造(6)。在沟槽栅极构造(6)的侧方，在半导体层的第一主面的表层部形成有源区(10)及阱区(11)。阱区(11)相对于源区(10)形成于半导体层的第二主面侧的区域。在阱区(11)中，在沿着沟槽栅极构造(6)的部分形成有沟道。在半导体层中，在沟槽栅极构造(6)及源区(10)之间的区域形成有叠层区域(22)。叠层区域(22)具有形成于半导体层的第一主面的表层部的p型杂质区域(20)及相对于第二导电型杂质区域(20)形成于半导体层的第二主面侧的n型杂质区域(21)。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本专利技术涉及半导体装置。
技术介绍
作为与负载连接且对该负载提供预定的开关动作的半导体元件，已知有MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属氧化物半导体场效应晶体管)。专利文献1公开了具备MOSFET的半导体装置的一例。专利文献1的半导体装置包含：n型的半导体层；形成于半导体层的表层部的p型的阱区；从阱区的周缘隔开间隔形成于阱区的表层部的n型的源区；以及以与阱区的周缘及源区的周缘之间的沟道对置的方式形成于半导体层之上的栅电极。现有技术文献专利文献专利文献1：日本特开2011－159797号公报
技术实现思路
专利技术所要解决的课题若在半导体装置为导通状态时负载短路，则存在施加于该负载的电压作为短路电压施加至半导体装置的情况。该情况下，比较大的短路电流流入半导体装置。其结果，由于因短路电压及短路电流而引起的焦耳热，存在例如在数μ秒～数十μ秒的短时间内，半导体装置损坏的可能性。从开始流通短路电流到半导体装置损坏之间的时间作为短路耐受量被知晓。可以说，半导体装置损坏前的时间越长，短路耐受量越优异。若降低形成沟道的阱区的杂质浓度，则能够抑制短路电流。因此，可以认为，因为焦耳热降低，所以短路耐受量提高。但是，在降低了阱区的杂质浓度的情况下，存在因载流子迁移率降低而导通电阻增加的权衡的问题。因此，本专利技术的目的在于提供一种能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。用于解决课题的方案本专利技术的第一方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；以及叠层区域，其在上述半导体层形成于上述沟槽栅极构造及上述源区之间的区域，而且具有在上述半导体层的上述第一主面的表层部形成的第二导电型杂质区域及相对于上述第二导电型杂质区域形成在上述半导体层的上述第二主面侧的第一导电型杂质区域。本专利技术的第二方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；第一导电型杂质区域，其在上述半导体层以从上述半导体层的上述第一主面露出的方式形成于上述沟槽栅极构造及上述源区之间的区域且与上述阱区电连接；以及源电极，其形成在上述半导体层的上述第一主面上，并与上述源区及上述第一导电型杂质区域电连接，且在与上述第一导电型杂质区域之间形成肖特基接合。本专利技术的第三方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；第二导电型的阱区，其形成于上述半导体层的上述第一主面的表层部；第一导电型的源区，其从上述阱区的周缘隔开间隔地形成于上述阱区的表层部；栅电极，其以与上述阱区的周缘及上述源区的周缘之间的沟道对置的方式隔着绝缘膜形成在上述半导体层的上述第一主面上；以及叠层区域，其在上述阱区的表层部形成于上述沟道及上述源区之间的区域，而且具有在上述阱区的表层部形成的第一导电型杂质区域及在上述第一导电型杂质区域的表层部形成的第二导电型杂质区域。专利技术效果在本专利技术的第一方案的半导体装置中，在第二导电型杂质区域及第一导电型杂质区域之间形成pn接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成pn接合部。当在半导体层及源区之间施加短路电压时，耗尽层从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。由此，在短路状态下能够缩小第一导电型杂质区域内的电流路径，因此能够在第一导电型杂质区域阻碍短路电流。另一方面，在非短路状态下，耗尽层几乎不从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，在非短路状态下，耗尽层几乎不从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。因此，在非短路状态下，在第一导电型杂质区域内流通的电流几乎不被耗尽层阻碍。因此，在第一方案的半导体装置中，在沟道(阱区)及源区之间的区域形成有电流狭窄部。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。由此，在短路状态下，能够降低短路电流，因此能够降低因短路电压及短路电流而引起的焦耳热。另一方面，在非短路状态下，电流路径几乎不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。于是，能够提供能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。在本专利技术的第二方案的半导体装置中，在源电极及第一导电型杂质区域之间形成有肖特基接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成有pn接合部。当在半导体层及源区之间施加短路电压时，耗尽层从形成于源电极及第一导电型杂质区域之间的肖特基接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。由此，在短路状态下能够缩小第一导电型杂质区域内的电流路径，因此能够在第一导电型杂质区域阻碍短路电流。另一方面，在非短路状态下，耗尽层几乎不从形成于源电极及第一导电型杂质区域之间的肖特基接合部向第一导电型杂质区域内扩张。另外，在非短路状态下，耗尽层几乎不从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。因此，在非短路状态下，在第一导电型杂质区域内流通的电流几乎不被耗尽层阻碍。因此，在第二方案的半导体装置中，在沟道(阱区)及源区之间的区域形成有电流狭窄部。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。由此，在短路状态下，能够降低短路电流，因此能够降低因短路电压及短路电流而引起的焦耳热。另一方面，在非短路状态下，电流路径几乎不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。于是，能够提供能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。本专利技术的第三方案的半导体装置中，在第二导电型杂质区域及第一导电型杂质区域之间形成pn接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成pn接合部。当在半导体层及源区之间施加短路电压时，耗尽层从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；以及叠层区域，其在上述半导体层形成于上述沟槽栅极构造及上述源区之间的区域，而且具有在上述半导体层的上述第一主面的表层部形成的第二导电型杂质区域及相对于上述第二导电型杂质区域形成在上述半导体层的上述第二主面侧的第一导电型杂质区域。

【技术特征摘要】
【国外来华专利技术】2016.01.20 JP 2016-0088341.一种半导体装置，其特征在于，包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；以及叠层区域，其在上述半导体层形成于上述沟槽栅极构造及上述源区之间的区域，而且具有在上述半导体层的上述第一主面的表层部形成的第二导电型杂质区域及相对于上述第二导电型杂质区域形成在上述半导体层的上述第二主面侧的第一导电型杂质区域。2.根据权利要求1所述的半导体装置，其特征在于，上述第二导电型杂质区域与上述沟槽栅极构造相连。3.根据权利要求1或2所述的半导体装置，其特征在于，上述源区与上述阱区连接，上述第二导电型杂质区域在与上述半导体层的上述第一主面平行的横向上与上述源区连接，上述第一导电型杂质区域在与上述半导体层的上述第一主面平行的横向上与上述源区连接。4.根据权利要求1或2所述的半导体装置，其特征在于，上述第一导电型杂质区域具有在上述源区的下方的区域延伸的外延部。5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，还包含源电极，该源电极形成在上述半导体层的上述第一主面上，且与上述源区及上述第二导电型杂质区域电连接。6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，上述源区从上述半导体层的上述第一主面露出，上述第二导电型杂质区域从上述半导体层的上述第一主面露出。7.根据权利要求1～4中任一项所述的半导体装置，其特征在于，还包括沟槽源极构造，该沟槽源极构造包括从上述沟槽栅极构造隔开间隔而在上述半导体层的上述第一主面的表层部形成的源极沟槽及埋设于上述源极沟槽的源电极，上述源区与上述沟槽源极构造相连。8.根据权利要求7所述的半导体装置，其特征在于，上述第二导电型杂质区域覆盖上述源区。9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，形成含有上述半导体层、上述沟槽栅极构造以及上述叠层区域的MISFET金属绝缘体半导体场效应晶体管，形成含有上述源区、上述阱区以及上述叠层区域的JFET结栅场效应晶体管。10.根据权利要求9所述的半导体装置，其特征在于，上述第二导电型杂质区域设定为与上述阱区同电位，而且构成上述JFET的栅极。11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，上述沟槽栅极构造以带状延伸。12.根据权利要求1～10中任一项所述的半导体装置，其特征在于，形成有多个上述沟槽栅极构造...

【专利技术属性】
技术研发人员：中川让，森诚悟，坂口拓生，明田正俊，中野佑纪，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本,JP