锁存设备和方法技术

根据本公开的一个实施例，提供了一种装置。该装置包括用于接收数据信号的数据输入。该装置还包括锁存电路。锁存电路包括第一相关电子开关(CES)元件和第二CES元件。锁存电路还包括耦合到第一CES元件和第二CES元件的控制电路。控制电路被配置为基于数据信号来编程第一CES元件和第二CES元件的阻抗状态。

【技术实现步骤摘要】
【国外来华专利技术】锁存设备和方法
本公开涉及数据存储电路，并且更具体地涉及包括相关电子开关(CES)元件的锁存(latching)电路。
技术介绍
触发器或锁存器是具有两个稳定状态并可用于存储状态信息的电路。这种电路通常用作数据存储元件。只要锁存电路通电，则单个锁存器存储一位数据。此外，只要使能信号被声明，则锁存电路的输出基于输入而变化。典型的锁存电路是易失性的，即，当锁存电路的电源断开时，存储在锁存电路中的数据会丢失。使得锁存电路能够保持数据的传统技术，包括将锁存电路用其自己的独立电源耦合到保持锁存器。在这种技术中，当锁存电路的电源切断时，存储在锁存电路中的数据被复制到保持锁存器。然而，这种方法需要冗余电路，这需要被另外保留的集成电路中额外的空间。此外，需要额外的电源，从而增加了锁存电路的整体功耗。
技术实现思路
根据本技术的第一方面，提供了一种装置。该装置包括用于接收数据信号的数据输入。该装置还包括锁存电路。锁存电路包括第一相关电子随机存取存储器(CES)元件和第二CES元件。锁存电路还包括耦合到第一CES元件和第二CES元件的控制电路。控制电路被配置为基于数据信号来编程第一CES元件和第二CES元件的阻抗状态。在实施例中，当数据信号处于逻辑1时，控制电路将第一CES元件编程为第一阻抗状态并且将第二CES元件编程为第二阻抗状态。在实施例中，当数据信号处于逻辑0时，控制电路将第一CES元件编程为第二阻抗状态并且将第二CES元件编程为第一阻抗状态。控制电路可以包括：连接在第一CES元件和电源之间的第一晶体管，其中第一晶体管的栅极输入连接到第一控制信号并且连接到数据信号的补码；连接到第一CES元件的第二晶体管，其中第二晶体管的栅极输入连接到第一控制信号并且连接到数据信号的补码；连接到第二CES元件的第三晶体管，其中第三晶体管的栅极输入连接到数据信号和第一控制信号；连接在第二CES元件和电源之间的第四晶体管和第二数据信号，其中第三晶体管的栅极输入连接到数据信号和第一控制信号；以及连接到第二晶体管、第三晶体管和电源的第五晶体管，其中第一晶体管的栅极输入连接到第二控制信号，其中第五晶体管被配置为当连通时提供电压降。第二控制信号可以是写入使能信号，并且第一控制信号可以是写入使能信号的补码。在实施例中，当第一控制信号被声明(施加)时，当数据信号处于逻辑1时，第一晶体管接通并且第二晶体管断开，使得第一晶体管向第一CES元件提供第一编程信号，以将第一CES元件编程为第一阻抗状态。在实施例中，当第一控制信号被施加时，当数据信号处于逻辑0时，第一晶体管断开并且第二晶体管接通，使得第二晶体管向第一CES元件提供第二编程信号，以将第一CES元件编程为第二阻抗状态。在实施例中，当第一控制信号被施加时，当数据信号处于逻辑1时，第三晶体管接通并且第四晶体管断开，使得第三晶体管向第二CES元件提供第三编程信号以将第二CES元件编程为第二阻抗状态。在实施例中，当第一控制信号被施加时，当数据信号处于逻辑0时，第三晶体管断开并且第四晶体管接通，使得第四晶体管向第二CES元件提供第四编程信号，以将第二CES元件编程为第一阻抗状态。晶体管可以是PMOS晶体管或NMOS晶体管。在特定实施例中，第一晶体管和第四晶体管可以是PMOS晶体管，并且第二晶体管、第三晶体管和第五晶体管可以是NMOS晶体管。第一阻抗状态可以是低阻抗状态并且第二阻抗状态可以是高阻抗状态。控制电路还可以被配置为当施加读取信号时，将第一CES元件和第二CES元件串联耦合，使得第一CES元件和第二CES元件形成阻抗分配器。该装置可以包括连接到第一CES元件和第二CES元件中的一个的数据输出，并且被配置为根据所连接的CES元件的阻抗状态来提供输出信号。根据本技术的第二方面，提供了一种方法，包括：接收要被锁存在锁存电路中的数据信号，锁存电路包括第一相关电子开关(CES)元件和第二CES元件；编程第一相关电子开关(CES)元件的阻抗状态；编程第二CES元件的阻抗状态；并且将接收到的数据信号锁存在锁存电路中。该方法还可以包括：接收控制信号；以及基于所接收的控制信号来编程第一CES元件和第二CES元件的阻抗状态。编程第一CES元件和第二CES元件的阻抗状态可以包括：当数据信号对应于逻辑1时，将第一CES元件编程为第一阻抗状态，并将第二CES元件编程为第二阻抗状态。编程第一CES元件和第二CES元件的阻抗状态可以包括：当数据为逻辑0时，将第一CES元件编程为第二阻抗状态，并将第二CES元件编程为第一阻抗状态。如上所述，第一阻抗状态可以是低阻抗状态并且第二阻抗状态可以是高阻抗状态。该方法还可以包括在读取操作期间将第一CES元件和第二CES元件串联耦合，使得第一CES元件和第二CES元件形成阻抗分配器。该方法可以包括根据第一CES元件和第二CES元件中的一个的阻抗状态来提供输出信号。在本技术的相关方面中，提供了一种承载代码的非暂态数据载体，该代码在处理器上实现时使得处理器执行本文所述的方法。如本领域技术人员将理解的，本技术可以体现为系统、方法或计算机程序产品。因此，本技术可以采取完全硬件实施例、完全软件实施例或将软件和硬件方面相组合的实施例的形式。此外，本技术可以采用体现在计算机可读介质中的计算机程序产品的形式，该计算机可读介质具有体现在其上的计算机可读程序代码。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读介质可以是例如但不限于电子的、磁的、光学的、电磁的、红外的或半导体系统、装置或设备、或前述的任何合适的组合。用于执行本技术的操作的计算机程序代码可以以一种或多种程序设计语言的任意组合来编写，包括面向对象的程序设计语言和传统的程序性程序设计语言。代码组件可以体现为过程、方法等，并且可以包括可以采取在从本机指令集的直接机器指令到高级编译或解释语言结构的任何抽象级别的指令或指令序列的形式的子组件。附图说明通过示例的方式，在附图说明中图示了这些技术，其中：图1示出了相关电子开关(CES)元件的电流密度对电压的曲线图；图2是到CES设备的等效电路的示意图；图3示出了根据本公开的实施例的包括基于CES的锁存器的示例性装置；图4示出了根据本公开的实施例的用于基于CES的锁存器的示例电路；图5示出了根据本公开的实施例的当数据被锁存时基于CES的锁存器的操作；图6示出了根据本公开的实施例的当数据被读取时基于CES的锁存器的操作；以及图7示出根据本公开的实施例的用于锁存数据的示例性方法。具体实施方式广义地说，本技术的实施例提供了一种被配置为当电源已经断开或关闭时存储/锁存数据的锁存电路。被配置为锁存数据的锁存电路包括至少一个相关电子开关(CES)元件，其包括相关电子材料(CEM)。CES可以用作非易失性存储装置和可以实现电路连接性的电路元件二者。如下面更详细解释的，CES元件包括可以至少部分地基于材料(材料的至少一部分)在导电状态和绝缘状态之间的转变而在预定可检测存储状态之间转变的材料。CES元件是可编程的，使得它可以以非易失性方式存储配置，并使用其阻抗状态来实现连接性。术语“相关电子开关”在本文中可以与“以文中开、“以文中元件”、“件文中设备”、“相关电子随机存取存储器”、“关电子随机存和“关电本文档来自技高网...

【技术保护点】
1.一种装置，包括：数据输入，用于接收数据信号；以及锁存电路，被配置为锁存所述数据，所述锁存电路包括：第一相关电子开关(CES)元件；第二CES元件；以及控制电路，耦合到所述第一CES元件和所述第二CES元件，所述控制电路被配置为基于所述数据信号来编程所述第一CES元件和所述第二CES元件的阻抗状态。

【技术特征摘要】
【国外来华专利技术】2015.12.22 US 14/979,2071.一种装置，包括：数据输入，用于接收数据信号；以及锁存电路，被配置为锁存所述数据，所述锁存电路包括：第一相关电子开关(CES)元件；第二CES元件；以及控制电路，耦合到所述第一CES元件和所述第二CES元件，所述控制电路被配置为基于所述数据信号来编程所述第一CES元件和所述第二CES元件的阻抗状态。2.根据权利要求1所述的装置，其中，当所述数据信号处于逻辑1时，所述控制电路将所述第一CES元件编程为第一阻抗状态并且将所述第二CES元件编程为第二阻抗状态。3.根据权利要求2所述的装置，其中，当所述数据信号处于逻辑0时，所述控制电路将所述第一CES元件编程为所述第二阻抗状态并且将所述第二CES元件编程为所述第一阻抗状态。4.根据前述权利要求中任一项所述的装置，其中，所述控制电路包括：连接在所述第一CES元件和电源之间的第一晶体管，其中，所述第一晶体管的栅极输入连接到第一控制信号并且连接到所述数据信号的补码；连接到所述第一CES元件的第二晶体管，其中，所述第二晶体管的栅极输入连接到所述第一控制信号并且连接到所述数据信号的补码；连接到所述第二CES元件的第三晶体管，其中，所述第三晶体管的栅极输入连接到所述数据信号和所述第一控制信号；连接在所述第二CES元件和所述电源之间的第四晶体管和第二数据信号，其中，所述第三晶体管的栅极输入连接到所述数据信号和所述第一控制信号；以及连接到所述第二晶体管、所述第三晶体管和所述电源的第五晶体管，其中，所述第一晶体管的栅极输入连接到第二控制信号，其中，所述第五晶体管被配置为当连通时提供电压降。5.根据权利要求4所述的装置，其中，所述第二控制信号是写入使能信号，并且所述第一控制信号是所述写入使能信号的补码。6.根据权利要求4或5所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑1时，所述第一晶体管接通并且所述第二晶体管断开，使得所述第一晶体管向所述第一CES元件提供第一编程信号以将所述第一CES元件编程为所述第一阻抗状态。7.根据权利要求4至6中任一项所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑0时，所述第一晶体管断开并且所述第二晶体管接通，使得所述第二晶体管向所述第一CES元件提供第二编程信号以将所述第一CES元件编程为所述第二阻抗状态。8.根据权利要求4至7中任一项所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑1时，所述第三晶体管接通并且所述第四晶体管断开，使得所述第三晶体管向所述第二CES元件提供...

【专利技术属性】
技术研发人员：帕拉姆施瓦拉帕·阿南德·库马尔·塞万斯，詹姆斯·爱德华·迈尔斯，什哈尔塔·达斯，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国,GB