触发电路和扫描链制造技术

本发明专利技术公开一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，所述触发电路包括：缓冲器，具有耦合到所述测试输入端的输入端，以及输出端；并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及扫描触发单元，接收所述缓冲信号和所述数据信号，并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。本发明专利技术使用较少的缓冲器即可达到预定的延迟时间，从而减少了额外的缓冲器消耗的功耗，降低了触发电路所需功耗。

Trigger circuit and scan chain

The invention discloses a trigger circuit for receiving a test signal at a test input and receiving a data signal at a data input and generating a scan output signal. The trigger circuit comprises a buffer, an input end coupled to the test input and an output end, and a first power source end and a second power supply end. A power supply end wherein the buffer is used to generate a buffer signal; and a scanning trigger unit which receives the buffer signal and the data signal and is controlled by a test-enabled signal to generate the scan output signal according to the buffer signal or the data signal; and where the scan trigger unit also generates and tests the enabled signal The test of signal inversion turns on the anti-phase signal, and the first power end of the buffer receives the test-enabled signal or the test-enabled anti-phase signal. The invention can achieve a predetermined delay time by using fewer buffers, thereby reducing the power consumption of the additional buffers and reducing the power consumption of the trigger circuit.

【技术实现步骤摘要】
触发电路和扫描链
本专利技术涉及触发电路领域，更具体地，涉及一种触发电路和扫描链。
技术介绍
扫描链(scanchain)应用于在测试步骤期间检测组合逻辑块中的各种制造故障。通常，扫描链由几个串联的扫描触发单元(scanflip-flop)组成。然而，由于工艺、电压和温度(PVT,process,voltage,andtemperature)的变化以及时钟偏移的原因，扫描触发电路的保持时间违规(hold-timeviolation)变得更严重。因此，为了解决保持时间违规的问题，在一个扫描触发电路的数据输出端和后面的扫描触发单元的扫描输入端之间的扫描路径中添加了由多个缓冲器组成的延迟链。这些额外的缓冲器将占用大面积的电路板。而且，这些额外的缓冲器也会消耗不必要的功率，特别是当扫描链在正常模式运行时。因此，如何提供一种具有更低功耗的触发电路和扫描链，成为本领域亟需解决的问题。
技术实现思路
有鉴于此，本专利技术提供一种触发电路和扫描链，具有更低的功耗。根据本专利技术的第一方面，公开一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，所述触发电路包括：缓冲器，具有耦合到所述测试输入端的输入端，以及输出端；并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及扫描触发单元，接收所述缓冲信号和所述数据信号，并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。根据本专利技术的第二个方面，公开一种扫描链，包括：第一触发电路，采用上述任一所述的触发电路；第二触发电路，采用上述任一所述的触发电路；组合逻辑电路，耦合于所述第一触发电路的数据输出端与所述第二触发电路的数据输入端之间，其中所述第二触发电路通过对应的测试输入端接收所述第一触发电路产生的扫描输出信号，以作为第二触发电路的测试信号。本专利技术提供的触发电路由于包括缓冲器和扫描触发单元，缓冲器用以产生缓冲信号，扫描触发单元由测试启用信号控制，根据缓冲信号或数据信号产生扫描输出信号，扫描触发单元还产生与测试启用信号反相的测试启用反相信号，缓冲器的第一电源端接收测试启用信号或测试启用反相信号。本专利技术中采用测试启用反相信号输入到缓冲器中，控制缓冲器的延迟时间，从而使触发电路对接收的信号产生的延迟时间增大，因此，使用较少的缓冲器即可达到预定的延迟时间，从而减少了额外的缓冲器消耗的功耗，降低了触发电路所需功耗。在阅读了随后以不同附图展示的优选实施例的详细说明之后，本专利技术的这些和其它目标对本领域普通技术人员来说无疑将变得明显。附图说明图1示出了本专利技术一个示例性实施例的扫描链的示意图；图2A示出了本专利技术一个示例性实施例的触发电路的示意图；图2B示出了本专利技术另一个示例性实施例的触发电路的示意图；图3示出了本专利技术一个示例性实施例的多路复用器的示意图；图4示出了图2A的触发电路中的缓冲器的一个示例性实施例的示意图；图5A和图5B是在各种不同情况下图2A的触发电路的主要信号的时序图的示意图；图6A示出了本专利技术另一个示例性实施例的触发电路的示意图；图6B示出了本专利技术另一个示例性实施例的触发电路的示意图；图7示出了图6A的触发电路中的缓冲器的一个示例性实施例的示意图；图8A和图8B是在各种不同情况下图6A的触发电路的主要信号的时序图的示意图；图9A示出了本专利技术另一个示例性实施例的触发电路的示意图；图9B示出了本专利技术另一个示例性实施例的触发电路的示意图；图10示出了图9A的触发电路中的缓冲器的一个示例性实施例的示意图；图11是示出在各种不同情况下图9A的触发电路的主要信号的时序图的示意图。具体实施方式在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包含”和“包括”被用于开放式类型，因此应当被解释为意味着“包含，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。以下描述是实施本专利技术的最佳设想方式。这一描述是为了说明本专利技术的一般原理而不是用来限制的本专利技术。本专利技术的范围通过所附权利要求书来确定。图1示出了本专利技术一个示例性实施例的扫描链(scanchain)的示意图。扫描链是一种基于扫描路径法的可测性设计技术(DesignforTestability,DFT)，能够从芯片外部设定电路中各个触发电路(flip-flopcircuit)的状态，并通过简单的扫描链的设计，扫描观测触发电路是否工作在正常状态，以此来检测电路的正确性。如图1所示，扫描链1包括多个触发电路以及耦合在两个连续触发电路之间的至少一个组合逻辑电路。在图1的实施例中，作为示例的给出了三个触发电路10-12和两个组合逻辑电路(comb.)13和14。扫描链1执行扫描测试以检测这些组合逻辑电路13和14中的任何制造故障。每个触发电路10-12具有测试输入端TI，数据输入端DI，时钟输入端CK和数据输出端DQ。扫描链1可响应于测试启用信号STE(test-enablesignal)而选择性地在正常模式或测试模式下运行。触发电路10-12的测试启用端TE接收相同的测试启用信号STE。触发电路10-12的时钟输入端CK分别接收时钟信号CKA-CKC。在一个实施例中，时钟信号CKA-CKC由不同的时钟源产生，时钟信号CKA-CKC的时序相同或不同。在另一个实施例中，时钟信号CKA-CKC由相同的时钟源产生，并且时钟信号CKA-CKC的时序相同或不同。触发电路10是触发电路10-12中的第一个。触发电路10的数据输入端DI接收功能数据信号S11作为触发电路10的数据信号，并且测试输入端TI接收扫描测试信号S10作为触发电路10的测试信号。触发电路10在数据输出端DQ处产生扫描输出信号S12，并将扫描输出信号S12发送到组合逻辑电路13。对于触发电路11和12中的每一个，数据输入端DI接收来自对应的组合逻辑电路输出的信号S13、S14作为触发电路的数据信号，测试输入端TI接收来自之前的触发电路的数据输出端DQ输出的扫描输出信号作为触发电路的测试信号，并且数据输出端DQ输出的扫描输出信号传输到下一个组合逻辑电路。图2A示出了本专利技术一个示例性实施例的触发电路的示意图。图1所示的触发电路10-12中的至少一个可以具有与图2A所示的相同的结构，即触发电路10-12中的至少一个可以由图2A的实施例的触发电路2来实施。如图2A所示，触发电路2包括缓冲器20和扫描触发单元23。扫描触发单元23包括多路复用器(multiplexer)21和触发器，本实施例中触发器可以为D触发器(dataflip-flop或delayflip-flop)22。缓冲器20接收来自触发电路2的测试输入端TI的测试信号，并产生缓冲信号S20。多路复用器21的一个输入端(+)接收缓冲信号S20，另一个输入端(-)接收来自触发电路2的数据输入端DI的数本文档来自技高网...

【技术保护点】
1.一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，其特征在于，所述触发电路包括：缓冲器，具有耦合到所述测试输入端的输入端，以及输出端，并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及扫描触发单元，接收所述缓冲信号和所述数据信号；并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。

【技术特征摘要】
2017.02.08 US 62/456,198;2017.07.12 US 15/647,4851.一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，其特征在于，所述触发电路包括：缓冲器，具有耦合到所述测试输入端的输入端，以及输出端，并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及扫描触发单元，接收所述缓冲信号和所述数据信号；并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。2.根据权利要求1所述的触发电路，其特征在于，所述扫描触发单元包括：多路复用器，具有第一输入端及第二输入端；并由所述测试启用信号控制，以传输所述缓冲信号或数据信号作为输入信号；所述多路复用器还产生所述测试启用反相信号；以及触发器，接收所述输入信号并根据所述输入信号产生所述扫描输出信号。3.根据权利要求1所述的触发电路，其特征在于，所述缓冲器的第一电源端接收所述测试启用反相信号，所述缓冲器的第二电源端接收高电平电源电压，所述高电平电源电压高于低电平电源电压；其中所述缓冲器包括：第一P型晶体管，具有耦合到所述缓冲器的输入端的栅极端，耦合到所述第二电源端的源极端以及耦合到第一节点的漏极端；第一N型晶体管，具有耦合到所述缓冲器的输入端的栅极，耦合到所述第一节点的漏极以及耦合到所述第一电源端的源极；第二P型晶体管，具有耦合到所述第一节点的栅极端，耦合到所述第二电源端的源极端以及耦合到所述缓冲器的输出端的漏极端；以及第二N型晶体管，具有耦合到所述第一节点的栅极，耦合到所述缓冲器的输出端的漏极端以及耦合到所述第一电源端的源极。4.根据权利要求1所述的触发电路，其特征在于，所述缓冲器的第一电源端接收所述测试启用信号，所述缓冲器的第二电源端接收低电平电源电压，所述低电平电源电压低于高电平电压；其中所述缓冲器包括：第一P型晶体管，具有耦合到所述缓冲器的输入端的栅极端，耦合到所述第一电源端的源极端以及耦合到第一节点的漏极端；第一N型晶体管，具有耦合到所述缓冲器的输入端的栅极，耦合到所述第一节点的漏极以及耦合到所述第二电源端的源极；第二P型晶体管，具有耦合到所述第一节点的栅极端，耦合到所述第一电源端的源极端以及耦合到所述缓冲器的输出端的漏极端；以及第二N型晶体管，具有耦合到所述第一节点的栅极，耦合到所述缓冲器的输出端的漏极端以及耦合到所述第二电源端的源极。5.根据权利要求1所述的触发电路，...

【专利技术属性】
技术研发人员：林文一，吉里尚卡尔古鲁莫西，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71