一种形成半导体存储装置的方法制造方法及图纸

本发明专利技术涉及一种形成半导体存储装置的方法。首先，提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区。接着，进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使该位线接触开口中该主动区的一顶面高于该浅沟槽隔离的一底面。最后于该半导体基底上形成一位线结构。

A method of forming semiconductor storage device

The invention relates to a method of forming a semiconductor storage device. First, a substrate is provided, one of which is isolated from the shallow groove formed on the base, and a plurality of active regions are defined. Next, a first etching process is performed to form a bitwise line contact opening, which is one of a plurality of corresponding active areas, the bitwise line contact opening exposes the active area and the shallow groove isolation around the active area, and a second etching process is performed to remove the bitwise line contact opening. The shallow groove in the middle part is isolated so that one of the top surfaces of the active region in the bitwise contact opening is higher than the bottom surface of the shallow groove isolation. Finally, a bit line structure is formed on the semiconductor substrate.

【技术实现步骤摘要】
一种形成半导体存储装置的方法
本专利技术涉及一种半导体存储装置的制作方法，尤其是涉及一种具有位线接触开口的半导体存储装置的制作方法。
技术介绍
随着科技进步，集成电路制作工艺技术也随的不断精进，因此各种电子电路可集成/成形于单一芯片上。制造芯片的半导体制作工艺包括许多步骤，例如形成薄膜的沉积制作工艺、形成图案化光致抗蚀剂的光致抗蚀剂涂布、曝光与显影制作工艺以及对薄膜进行图案化的蚀刻制作工艺等。因应产品需求，芯片上的电路与元件的尺寸持续地缩小化，对于上述各制作工艺的制作工艺容许范围(processwindow)的要求也越趋严格。因此，如何在产品规格以及设计要求的限制下设法增加制作工艺容许范围以达到提升生产良率的效果一直是相关业界持续努力的目标。
技术实现思路
本专利技术提供了一种半导体存储装置的制作方法，以制作品质良好的位线接触。根据本专利技术其中一个实施例，提供了一种半导体存储装置的制作方法，包括下列步骤。首先，提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区。接着，进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使该位线接触开口中该主动区的一顶面高于该浅沟槽隔离的一顶面。最后于该半导体基底上形成一位线结构，其中该位线结构是部分设置于该位线接触开口中。根据本专利技术另一实施例，本专利技术是提供一种半导体存储结构，包含一半导体基底、一浅沟槽隔离、一位线接触开口、一位线结构以及一间隙壁。半导体基底包括一第一主动区以及多个第二主动区。浅沟槽隔离设置于半导体基底中，其中浅沟槽隔离设置于第一主动区以及等第二主动区之间。位线接触开口设置于第一主动区以及浅沟槽隔离中。位线结构，部分设置于位线接触开口中且与第一主动区接触。间隙壁设置在位线接触开口中，且间隙壁具有一侧壁直接接触第二主动区。本专利技术位线接触的制作方法是以第一蚀刻制作工艺、第二蚀刻制作工艺与第三蚀刻制作工艺分别进行，其中第一蚀刻制作工艺用以形成开口，第二蚀刻制作工艺可确保主动区的品质，第三蚀刻制作工艺则能加强位线接触的结构稳定，故能形成品质良好的位线接触。附图说明图1至图8为本专利技术第一实施例的半导体存储装置的制作方法示意图；图9为采用图6的实施例时最终形成的位线接触结构的示意图；图10至图13为本专利技术第一实施例的半导体存储装置的制作方法示意图。符号说明300基底319硅残渣302浅沟槽隔离318第二蚀刻步骤304主动区320接触插栓层304A第一主动区321间隙壁304B第二主动区322低电阻层308图案化掩模层324盖层310开口326掩模层312掩模层328第三蚀刻步骤314开口330位线接触316第一蚀刻步骤具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参阅图1至图8。图1至图8所绘示为本专利技术第一实施例的半导体存储装置的制作方法示意图，其中图1为上视示意图，图2至图7为剖视示意图，且图2为沿图1中的剖线A-A’所绘示的剖视示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一基底300，其用来在其上形成所需的元件或电路，优选具有含硅材质，例如是硅、单晶硅(singlecrystalsilicon)、单晶硅锗(singlecrystalsilicongermanium)、非晶硅(amorphoussilicon)或是上述的组合。在另一实施例中，基底300也可以包含其他半导体材质，例如是锗或III/V族的复合半导体材料，如锗砷等。在另一实施例中，基底300也可以包含其他介电材料，例如是硅覆绝缘基底(silicononinsulator,SOI)。在基底300的一存储胞区(cellregion)中，形成一浅沟槽隔离302中而定义出多个主动区304。浅沟槽隔离302可利用蚀刻方式于半导体基底300中形成多个沟槽(图未示)，再于沟槽中填入绝缘材料例如氧化硅(SiO2)或氮氧化硅(SiN)等而形成，但并不以此为限。在一些实施例中，亦可视需要使用其他适合的方式形成浅沟槽隔离302。此外，半导体基底300中可形成多条字符线(wordline)306，而本实施例的字符线306可为埋入式字符线(buriedwordline)，但并不以此为限。在一些实施例中，各字符线306可沿一第一方向D1延伸，而各主动区304可沿不同于第一方向D1的一第二方向D2延伸。此外，第二方向D2可未与第一方向D1正交，而各主动区304可沿此斜向方向延伸，藉此增加存储单元的排列密度，但并不以此为限。在浅沟槽隔离302与字符线306形成之后，可于半导体基底300以及浅沟槽隔离302上形成一图案化掩模层308。图案化掩模层308可包括多个开口310以分别对应部分的主动区304，用来定义后续形成各位线接触的位置，且开口310的侧壁会设置在主动区304周围的浅沟槽隔离302上，优选会位于浅沟槽隔离302的中央。在一实施例中，在图案化掩模层308形成之前，可先形成一掩模层312基底300以及浅沟槽隔离302。在一实施例中，掩模层312可包括绝缘材料例如氮化硅，而图案化掩模层308可包括光致抗蚀剂，但并不以此为限。如图3所示，在以图案化掩模层308为掩模，进行一第一蚀刻制作工艺316，以在基底300中形成一开口314，开口314优选具有一倾斜侧壁对应于浅沟槽隔离302，而开口314底面则由浅沟槽隔离302以及位于中间的主动区304所组成。在本专利技术优选实施例中，第一蚀刻制作工艺316是一干蚀刻制作工艺，所使用的蚀刻气体例如是四氟化碳(CF4)、三氟甲烷(CHF3)、氯气(Cl2)、六氟化硫(SF6)、八氟环丁烷(C4F8)或六氟丁二烯(C4F6)，但不以此为限。在进行完第一蚀刻制作工艺316后，暴露的主动区304的表面(包括顶面以及侧壁)上可能会有些许硅残渣(Siresidue)319。暴露的主动区304一高度H1。接着移除图案化掩模层308。如图4所示，接着进行一第二蚀刻工艺318，完全去除主动区302表面的硅残渣319。在一实施例中，第二蚀刻工艺318可使用蒸汽(vapor)型态的蚀刻气体，例如氢氟酸(HF)，且并不搭配等离子体。在另一实施例中，第二蚀刻工艺318可使用等离子体型态的蚀刻气体，例如氨气(NH3)或三氟化氮(NF3)，且优选不使用离子轰击(ionbombardfree)。而在另一实施例中，亦可使用湿蚀刻，例如使用稀释氢氟酸(dHF)。在进行完第二蚀刻工艺318，优选也移除主动区304周遭的浅沟槽隔离302，故位于开口314中的主动区304的顶面与些许侧壁会暴露出来，使主动区304的顶面略高于浅沟槽隔离302的顶面，以增加后续形成位线接触的稳定度。在本实施例中，暴露的主动区304具有一高度H2(即主动区302的顶面与两旁浅沟槽隔离302的顶面的距离)，且H2大于H1。而于本专利技术另一实施例中，请如图5所示，还可进一步蚀刻浅沟槽隔离302，使开口314的侧壁位于掩模层312下方本文档来自技高网...

【技术保护点】
1.一种形成半导体存储结构的方法，包含：提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区；进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使位于该位线接触开口中该主动区的一顶面，高于位于该位线接触开口中该浅沟槽隔离的一顶面；以及在该半导体基底上形成一位线结构，其中该位线结构部分设置于该位线接触开口中且与该位线接触开口对应的该主动区接触。

【技术特征摘要】
1.一种形成半导体存储结构的方法，包含：提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区；进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使位于该位线接触开口中该主动区的一顶面，高于位于该位线接触开口中该浅沟槽隔离的一顶面；以及在该半导体基底上形成一位线结构，其中该位线结构部分设置于该位线接触开口中且与该位线接触开口对应的该主动区接触。2.如权利要求1所述的形成半导体存储结构的方法，其中在该第二蚀刻工艺中，还移除了该位线接触开口中的该主动区上的硅残渣(Siresidue)。3.如权利要求1所述的形成半导体存储结构的方法，其中该位线结构具有一侧壁，该侧壁延伸的深度与该位线接触开口中该浅沟槽隔离的该底面深度相同。4.如权利要求1所述的形成半导体存储结构的方法，还包含：形成一半导体层在该基底上；形成一低电阻层在该半导体层上；以及图案化该半导体层以及该低电阻层。5.如权利要求4所述的形成半导体存储结构的方法，其中先形成该位线接触开口，再形成该半导体层。6.如权利要求4所述的形成半导体存储结构的方法，其中先形成该半导体层，再形成该位线接触开口。7.如权利要求1所述的形成半导体存储结构的方法，在形成该位线接触开口前，还包含形成一图案化掩模层，且该第一蚀刻工艺是以该图案化掩模层为掩模。8.如权利要求7所述的形成半导体存储结构的方法，该第二蚀刻工艺移除了位于该图案化掩模层下方的该浅沟槽隔离，使该位线接触开口的一侧壁位于该图案化掩模层下方。9.如权利要求1所述的形成半导体存储结构的方法，其中该第二蚀刻工艺包含使用氢氟酸的蒸汽。10.如权利要求1所述的形成半导体存储结构的方法，其中该第二蚀刻工艺包含使用含有氢氟酸的蚀刻液。11...

【专利技术属性】
技术研发人员：张峰溢，邹世芳，童宇诚，李甫哲，郭明峰，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71