半导体装置的制造方法以及半导体装置制造方法及图纸

本发明专利技术提供半导体装置的制造方法以及半导体装置，其在短时间内可靠地筛选出潜在不良，并且抑制半导体装置的制造不良成本。在半导体衬底上完成半导体装置之前的制造工序中，在形成了筛选对象的结构的阶段，对半导体衬底与栅电极膜之间施加电压，以晶片为单位全面地进行栅绝缘膜的潜在缺陷的筛选，从而在半导体装置完成品的电特性试验时作为初始不良产品而显现出来。

Semiconductor device manufacturing method and semiconductor device

The invention provides a manufacturing method of a semiconductor device and a semiconductor device, which can reliably screen out potential defects in a short time and suppress the manufacturing cost of a semiconductor device. In the manufacturing process prior to the completion of the semiconductor device on the semiconductor substrate, voltage is applied between the semiconductor substrate and the gate electrode film at the stage of forming the structure of the screening object, and the potential defects of the gate insulating film are screened comprehensively on the basis of the wafer, so as to perform the electrical characteristics test of the product in the semiconductor device. It appears for the initial bad products.

【技术实现步骤摘要】
半导体装置的制造方法以及半导体装置
本专利技术涉及半导体装置的制造方法，尤其涉及具有晶片形状的筛选工序的半导体装置的制造方法以及半导体装置。
技术介绍
为了针对半导体集成电路等由MIS(Metal-Insulator-Semiconductor：金属-绝缘体-半导体)晶体管和MIS电容元件构成的半导体装置而鉴别出包含因栅绝缘膜缺陷而导致的初始不良和潜在不良的半导体装置并将其去除，有时至少要在半导体衬底上完成了半导体装置之后，在半导体装置的功能确认试验中导入对不良产品进行筛选的工序。例如，通过公知的技术形成如下的半导体装置，并至少使该半导体装置成为可期待作为所需的半导体装置发挥功能的状态，其中，所述半导体装置包含有在被加工成较薄圆盘状晶片的半导体衬底上形成的MIS晶体管和将栅绝缘膜作为电介质的电容元件。接着，在形成有多个半导体装置的晶片状态下，或者加工成独立的半导体装置的状态下，针对半导体装置是否能实现所需的功能而执行电特性试验，进行半导体装置的合格品和不合格品的鉴别。作为该电特性试验的项目之一，包括对上述的因栅绝缘膜缺陷导致的初始不良和潜在不良的筛选。此时，在半导体装置的完成时因明显的缺陷而导致栅绝缘膜的绝缘性受损的MIS晶体管和MIS电容元件因存在缺陷的对象元件的较高的漏电流等而无法实现所需的元件功能，因此在半导体装置的电特性功能试验中能够显现出初始不良从而筛选出来。另一方面，对于含有例如因半导体衬底中的晶体缺陷和栅绝缘膜形成的前后工序中的不良而导致的绝缘膜的局部薄膜部和被污染的绝缘膜部的MIS晶体管和MIS电容元件而言，即使包含了这样的MIS晶体管和MIS电容元件，在半导体装置完成时也能勉强地维持栅绝缘膜的绝缘性，如果未作为初始不良显现出来，则在上述的一时性的电特性功能试验中便会被判定为合格品。然而，由于并不具备确保原本所需的质量例如绝缘耐压和寿命的绝缘膜，因此，很有可能成为存在着在产品发货后的实际使用中显现出不良的潜在不良的半导体装置。为了能够在发货前将存在着这样的潜在不良的半导体装置包括在内筛选出来，而进行相对于实际的工作状态增大了负载来加快至发生故障的时间的老化试验，例如在高温下且较高的电源电压下等进行一定时间的动作试验，使质量较差的栅绝缘膜损坏而显现出不良，将其去除(例如，参照专利文献1)。然而，在专利文献1中公开的半导体装置的制造方法中，具有以下所示的不良情况。(1)由于是按照结束了晶片处理后的每个独立的半导体装置进行筛选，因此半导体装置的电特性试验时间较长。(2)被构成已完成的半导体装置的MIS晶体管等的耐压例如源/漏的结耐压限制了速度，所能够施加的电压较低，进行筛选的电场加速不够，因此需要进行长时间施加，或者由于筛选不充分而导致潜在不良未显现出来。(3)在筛选出的不良多发的情况下，虽然会担心不是单纯的点缺陷而是因制造工序中的不良状况导致了栅绝缘膜的膜质本身的劣化或异常，但由于是作为半导体装置完成品中的不良产品而排除的，不良成本会增大。另外，由于不良现象的显现是利用完成品来进行的，因此，注意到工序内的不良状况时已经滞后，其间，有可能持续地制造着不合格品。专利文献1：日本特开平05-74898号公报
技术实现思路
因此，在本申请专利技术中，其课题在于提供能够短时间地在整个晶片中可靠地全面筛选出潜在不良，并且抑制了半导体装置的制造不良成本的半导体装置的制造方法。为了解决上述课题，在本专利技术中，为了在整个晶片中全面筛选出潜在不良，采取了以下所记载的手段。采用了一种半导体装置的制造方法，该半导体装置在晶片形状的半导体衬底上具有栅绝缘膜和栅电极膜，所述半导体装置的制造方法的特征在于，包括如下工序：在所述晶片形状的半导体衬底上形成栅绝缘膜；在包含所述栅绝缘膜的所述晶片形状的半导体衬底的正面的整个面上形成栅电极膜；在形成所述栅电极膜的工序之后，在所述晶片形状的半导体衬底的背面与形成于所述晶片形状的半导体衬底的正面的整个面上的所述栅电极膜之间设置电位差，对所述栅绝缘膜施加电场，由此对所述栅绝缘膜进行筛选；对被实施了所述筛选的所述晶片形状的半导体衬底进行判定；以及在进行所述判定的工序之后，对所述栅电极膜进行构图。另外，采用了通过上述制造方法而制造的半导体装置。通过上述手段，能够获得以下所记载的效果。(1)由于是以晶片为单位进行筛选，因此每个芯片的实效筛选测试时间较短。(2)由于在晶片上仅形成有筛选对象结构，因此能够在充分的电场加速条件下进行筛选，无需进行必要程度以上的长时间的筛选电压施加，即可可靠地使潜在缺陷显现出来，在半导体装置完成品的电特性试验时能够作为初始不合格品进行排除。(3)在半导体装置的制造工序中途就明确了筛选结果，在并非点缺陷而例如发生了栅绝缘膜质的异常的情况下，能够及早地注意到工序异常，从而能够及时地进行改善工作。附图说明图1是示出本专利技术的第一实施方式的半导体装置的制造方法的工序流程图。图2是示出本专利技术的第一实施方式的半导体装置的制造方法的截面图。图3是本专利技术的实施方式的筛选中的电流-电压特性图。图4是说明本专利技术的实施方式的半导体衬底端部和背面的栅电极膜去除的图。图5是示出本专利技术的第二实施方式的半导体装置的制造方法的工序流程图。图6是示出本专利技术的第二实施方式的半导体装置的制造方法的截面图。标号说明1：半导体衬底；2：元件分离区域；3、8：栅绝缘膜；4、9：栅电极膜；5：作为探针的金属制卡盘；6：探针；7：蚀刻液；8：氮气吹出喷嘴；21：第一元件区域；22：第二元件区域；S1：栅电极膜去除宽度；S2：栅绝缘膜去除宽度。具体实施方式以下，参照附图对本专利技术的实施方式进行说明。图1是示出本专利技术的第一实施方式的半导体装置的制造方法的工序流程图。当在半导体衬底上制造作为半导体装置要素的MIS晶体管和MIS电容元件时，在使构成MIS晶体管和MIS电容元件的栅绝缘膜形成之前，利用公知的技术预先制造出所需的半导体装置的结构。例如在制造包含N沟道型MIS晶体管的半导体装置时，首先，准备P型半导体衬底1。一般来讲，大多使用被加工成较薄圆盘状晶片的由硅构成的半导体衬底(工序A)。在准备好的P型半导体衬底上，为了使MIS晶体管的阈值成为期望的值，如有需要，通过杂质注入或扩散工序来形成浓度比衬底高的P型阱区，或者针对将成为MIS电容元件的下部电极的半导体衬底正面，通过公知技术形成所需极性的所需杂质浓度的扩散层等，并且，例如利用LOCOS(LocalOxidationofSilicon：硅的局部氧化)或STI(shallowtrenchisolation：浅沟槽隔离)等技术形成MIS晶体管之间或MIS电容元件之间的元件分离区域2(工序B)。接着，在半导体衬底整个面上，利用公知技术形成构成MIS晶体管和MIS电容元件的栅绝缘膜3。栅绝缘膜例如是基于热氧化或沉积的氧化硅膜、氮化硅膜、氮氧化硅膜或其他具有绝缘性的膜，不论是单层膜还是多层膜均可，只要作为栅绝缘膜而发挥作用即可，膜厚也是只要满足MIS晶体管和MIS电容元件的规格即可，没有限制。另外，此时根据需要而预先实施栅绝缘膜形成前的清洗等(工序C)。在该栅绝缘膜形成工序中，例如，当在作为基底的半导体衬底正面存在COP(CrystalOriginatedParticle：结本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法，该半导体装置在晶片形状的半导体衬底上具有栅绝缘膜和栅电极膜，所述半导体装置的制造方法的特征在于，包括如下工序：在所述晶片形状的半导体衬底上形成栅绝缘膜；在包含所述栅绝缘膜的所述晶片形状的半导体衬底的正面的整个面上形成栅电极膜；在形成所述栅电极膜的工序之后，在所述晶片形状的半导体衬底的背面与形成于所述晶片形状的半导体衬底的正面的整个面上的所述栅电极膜之间设置电位差，对所述栅绝缘膜施加电场，由此对所述栅绝缘膜进行筛选；对被实施了所述筛选的所述晶片形状的半导体衬底进行判定；以及在进行所述判定的工序之后，对所述栅电极膜进行构图。

【技术特征摘要】
2017.02.17 JP 2017-028013;2017.12.20 JP 2017-243991.一种半导体装置的制造方法，该半导体装置在晶片形状的半导体衬底上具有栅绝缘膜和栅电极膜，所述半导体装置的制造方法的特征在于，包括如下工序：在所述晶片形状的半导体衬底上形成栅绝缘膜；在包含所述栅绝缘膜的所述晶片形状的半导体衬底的正面的整个面上形成栅电极膜；在形成所述栅电极膜的工序之后，在所述晶片形状的半导体衬底的背面与形成于所述晶片形状的半导体衬底的正面的整个面上的所述栅电极膜之间设置电位差，对所述栅绝缘膜施加电场，由此对所述栅绝缘膜进行筛选；对被实施了所述筛选的所述晶片形状的半导体衬底进行判定；以及在进行所述判定的工序之后，对所述栅电极膜进行构图。2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述栅电极膜的工序与进行所述筛选的工序之间，具有对在所述晶片形状的半导体衬底的背面以及正面周边部处形成的所述栅电极膜和所述栅绝缘膜进行去除的工序，在进行所述去除的工序中，使从所述晶片形状的半导体衬底的端面至所述栅绝缘膜的端面为止的栅绝缘膜去除宽度小于从所述晶片形状的半导体衬底的端面至所述栅电极膜的端面为止的栅电极膜去除宽度。3.根据权利要求1所述的半导体装置的制造方法，其特征在于，在进行所述判定的工序中，相对于所述电场的施加时间，在流过所述半导体衬底与所述栅电极膜之间的电流在规定的施加时间以前饱和的情况下，判定为合格晶片，在未饱和的情况下，判定为不合格晶片。4.一种半导体装置，其特征在于，该半导体装置是通过权利要求1所述的半导体装置的制造方法而制造的。5.根据权利要求2所述的半导体装置的制造方法，其特征在于，在进行所述判定的工序中，相对于所述电场的施加时间，在流过所述半导体衬底与所述栅电极膜之间的电流在规定的施加时间以前饱和的情况下，判定为合格晶片，在未饱和的情况下，判定为不合格晶片。6.一种半导体装置，其特征在于，该半导体装置是通过权利要求2所述的半导体装置的制造方法而制造的。7.根据权利要求3所述的半导体装置的制造方法，其特征在于，在所述不合格晶片的比例为规定值以上的情况下，废弃与所述不合格晶片同时处理的同组或同批的晶片。8.根据权利要求3、5、7中的任意一项所述的半导体装置的制造方法，其特征在于，在所述不合格晶片的比例为规定值以上的情况下，在所述不合格晶片已经经过的个别工序中确定污染原因并将该污染原因去除。9.一种半导体装置，其特征在于，该半导体装置是通过权利要求3、5、7中的任意一项所述的半导体装置的制造方法而制造的。10.一种半导体装置，其特征在于，具有：晶片形状的半导体衬底，其具有正面和背面；栅绝缘膜，其仅被设置在所述半导体衬底的所述正面；以及栅电极膜，其在所述半导体衬底的所述正面，被设置在所述栅绝缘膜上，在所述半导体衬底的所述正面，栅绝缘膜去除宽度小于栅电极膜去除宽度，该栅绝缘膜去除宽度是从所述...

【专利技术属性】
技术研发人员：樱井仁美，秋野胜，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：日本,JP