垂直纳米线晶体管与其制作方法技术

本申请提供了一种垂直纳米线晶体管与其制作方法。该制作方法包括：步骤S1，提供基底；步骤S2，刻蚀去除部分的基底，得到衬底与位于衬底表面上的多个间隔的纳米线，各纳米线包括从下至上依次连接的至少一个子纳米线，各子纳米线从下至上依次连接的第一端部、中间部以及第二端部，其中，与衬底连接的子纳米线通过第一端部与衬底连接。该制作方法使得导电沟道的质量与纳米线的界面特性均较好。

【技术实现步骤摘要】
垂直纳米线晶体管与其制作方法
本申请涉及半导体领域，具体而言，涉及一种垂直纳米线晶体管与其制作方法。
技术介绍
CMOS集成电路微缩持续发展，器件结构从二维平面结构(2Dplanar)到三维的鳍式场效应晶体管(3DFinFieldEffectTransisitor，简称3DFinFET)，再到三维水平结构的环栅纳米线场效应晶体管(3DLateralGate-All-AroundNanowireFieldEffectTransisitor简称3DLateralNWFET)，未来为了更高集成度，将发展到三维垂直结构的环栅纳米线场效应晶体管(3DVerticalGate-All-AroundNanowireFieldEffectTransisitor，简称3DVerticalNWFET或垂直纳米线晶体管)。垂直纳米线晶体管可以更好地抑制短沟道效应，因其圆柱形环栅结构具备最佳的栅控能力，抑制了拐角效应，栅电极可以更好地从多个方向对沟道区形成静电控制。3DVerticalNWFET的制造方法包含两大类：一是利用纳米技术的自下而上，一是兼容传统CMOS工艺的自上而下。前一种由于工艺缺陷，工艺控制问题很难被大规模集成。兼容传统CMOS工艺主要包括：垂直刻蚀、选择腐蚀再外延生长以及多晶硅沉积等方式。3DVerticalNWFET还可以采用多层SiGe/Si叠层生长再刻蚀形成垂直纳米线，再接着选择腐蚀SiGe或者Si制作栅电极的方式。该方法需要复杂的多层外延工艺，沟道质量与界面质量难以保证。
技术实现思路
本申请的主要目的在于提供一种垂直纳米线晶体管与其制作方法，以解决现有技术中的制作方法难以得到沟道质量较好的垂直纳米线晶体管的问题。为了实现上述目的，根据本申请的一个方面，提供了一种垂直纳米线晶体管的制作方法，该制作方法包括：步骤S1，提供基底；步骤S2，刻蚀去除部分的上述基底，得到衬底与位于上述衬底表面上的多个间隔的纳米线，各上述纳米线包括从下至上依次连接的至少一个子纳米线，各上述子纳米线从下至上依次连接的第一端部、中间部以及第二端部，其中，与上述衬底连接的上述子纳米线通过上述第一端部与上述衬底连接。进一步地，上述第一端部的宽度和上述第二端部的宽度均大于上述中间部，上述第一端部的宽度与上述第二端部的宽度相同。进一步地，上述步骤S2包括：步骤S21，刻蚀去除部分的上述基底，形成预衬底与位于在上述预衬底表面上的多个间隔的预纳米线；步骤S23，刻蚀去除部分上述预衬底，形成上述衬底与上述纳米线。进一步地，在上述步骤S21与上述步骤S23之间，上述步骤S2还包括：步骤S22，在上述预纳米线的裸露表面上形成保护层，上述保护层的材包括氯化物、碳化物、氧化物与氮化物中的至少一种。进一步地，上述步骤S22还包括：对上述保护层进行等离子表面处理。进一步地，上述步骤S23包括依次采用各向异性刻蚀法、各向同性刻蚀法和各向异性刻蚀法刻蚀上述预衬底。进一步地，一个上述纳米线的相邻的两个上述子纳米线中，靠近上述衬底的上述子纳米线的第二端部为远离上述衬底的上述子纳米线的第一端部。进一步地，在上述步骤S2之后，上述制作方法还包括：步骤S3，对各个上述第一端部以及各个上述第二端部进行掺杂，一个形成源区，另一个形成漏区；步骤S4，在掺杂后的上述纳米线的外表面上形成栅介质层，在上述中间部对应的上述栅介质层的表面上形成栅极。进一步地，在对上述第一端部和上述第二端部进行掺杂时，上述步骤S3还包括：对与上述第一端部连接的部分上述衬底进行掺杂。进一步地，上述步骤S4包括：在上述衬底的裸露表面上以及掺杂后的上述纳米线的裸露表面上形成栅介质材料，形成上述栅介质层；在上述栅介质层的裸露表面上形成栅极材料；去除部分的上述栅极材料，剩余的上述栅极材料形成上述栅极。进一步地，采用各向同性的刻蚀法实施去除部分的上述栅极材料的步骤。进一步地，上述栅极的侧壁的外表面、上述源区上的上述栅介质层的侧壁的外表面以及上述漏区上的上述栅介质层的侧壁的外表面在同一个平面上。进一步地，在上述步骤S4之后，上述制作方法还包括：步骤S5，在上述栅介质层以及上述栅极的外表面上形成层间介质层；步骤S6，刻蚀去除部分上述层间介质层以及部分上述栅介质层，在上述层间介质层中形成第一接触孔、第二接触孔与第三接触孔，上述第一接触孔与上述第三接触孔分别位于掺杂后的上述纳米线的相对的两侧，上述第一接触孔与上述第二接触孔中的一个与上述源区和上述漏区中的一个连接，另一个与上述源区和上述漏区中的另一个连接，上述第三接触孔与上述栅极连接；步骤S7，在上述第一接触孔、上述第二接触孔以及上述第三接触孔中填充金属，上述第一接触孔中的金属与上述第二接触孔中的金属形成漏接触与源接触，上述第三接触孔中的金属形成栅接触。进一步地，上述步骤S5包括：在上述栅介质层以及上述栅极的外表面上沉积层间介质材料；对上述层间介质材料进行平坦化，形成层间介质层，上述层间介质层的远离上述衬底的表面覆盖上述第二端部表面上的上述栅介质层。进一步地，上述第三接触孔位于相邻的两个掺杂后的上述纳米线之间且与相邻的两个上述栅极均连接。进一步地，上述第二接触孔与上述第二端部的顶面的部分连接。进一步地，上述第一端部的与上述中间部的衔接面为斜面，和/或上述第二端部的与上述中间部的衔接面为斜面。根据本申请的另一方面，提供了一种垂直纳米线晶体管，该垂直纳米线晶体管包括：衬底；多个间隔的纳米线，位于上述衬底的表面上，各上述纳米线包括从下至上依次连接的至少一个子纳米线，各上述子纳米线包括依次连接的漏区、中间部以及源区，上述中间部为导电沟道；栅介质层，位于上述纳米线的外表面上；栅极，位于上述中间部对应的上述栅介质层的外表面上；层间介质层，位于上述栅介质层以及上述栅极的外表面上，且上述层间介质层中具有第一接触孔、第二接触孔与第三接触孔，上述第一接触孔与上述第三接触孔分别位上述纳米线的相对的两侧，上述第一接触孔与上述第二接触孔中的一个与上述源区和上述漏区中的一个连接，另一个与上述源区和上述漏区中的另一个连接，上述第三接触孔与上述栅极连接；金属接触，包括源接触、漏接触和栅接触，上述漏接触和上述源接触中的一个位于上述第一接触孔中，另一个位于上述第二接触孔中，上述栅接触位于上述第三接触孔中进一步地，上述漏区的宽度和上述源区的宽度均大于上述中间部的宽度，优选上述漏区的宽度与上述源区的宽度相同。进一步地，上述漏区的与上述中间部的衔接面为斜面，和/或上述源区的与上述中间部的衔接面为斜面。应用本申请的技术方案，该方法中，直接刻蚀基底形成纳米线，然后对该纳米线进行局部离子注入，第一端部与第二端部中的一个形成源区，另一个形成漏区，中间部为导电沟道。该制作方法中，导电沟道以及纳米线的形成过程中无需多次外延工艺，使得导电沟道的质量与纳米线的界面特性均较好。附图说明构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1至图10示出了根据本申请的垂直纳米线晶体管的实施例的制作过程的结构示意图；以及图11示出了本申请的另一种垂直纳米线晶体管的结构示意图。其中，上述附图包括以下附图标记：10、基底；11、预衬底；12本文档来自技高网...

【技术保护点】
1.一种垂直纳米线晶体管的制作方法，其特征在于，所述制作方法包括：步骤S1，提供基底(10)；步骤S2，刻蚀去除部分的所述基底(10)，得到衬底(110)与位于所述衬底(110)表面上的多个间隔的纳米线(120)，各所述纳米线(120)包括从下至上依次连接的至少一个子纳米线(012)，各所述子纳米线(012)从下至上依次连接的第一端部(121)、中间部(122)以及第二端部(123)，其中，与所述衬底(110)连接的所述子纳米线(012)通过所述第一端部(121)与所述衬底(110)连接。

【技术特征摘要】
1.一种垂直纳米线晶体管的制作方法，其特征在于，所述制作方法包括：步骤S1，提供基底(10)；步骤S2，刻蚀去除部分的所述基底(10)，得到衬底(110)与位于所述衬底(110)表面上的多个间隔的纳米线(120)，各所述纳米线(120)包括从下至上依次连接的至少一个子纳米线(012)，各所述子纳米线(012)从下至上依次连接的第一端部(121)、中间部(122)以及第二端部(123)，其中，与所述衬底(110)连接的所述子纳米线(012)通过所述第一端部(121)与所述衬底(110)连接。2.根据权利要求1所述的制作方法，其特征在于，所述第一端部(121)的宽度和所述第二端部(123)的宽度均大于所述中间部(122)，优选所述第一端部(121)的宽度与所述第二端部(123)的宽度相同。3.根据权利要求2所述的制作方法，其特征在于，所述步骤S2包括：步骤S21，刻蚀去除部分的所述基底(10)，形成预衬底(11)与位于在所述预衬底(11)表面上的多个间隔的预纳米线(12)；以及步骤S23，刻蚀去除部分所述预衬底(11)，形成所述衬底(110)与所述纳米线(120)。4.根据权利要求3所述的制作方法，其特征在于，在所述步骤S21与所述步骤S23之间，所述步骤S2还包括：步骤S22，在所述预纳米线(12)的裸露表面上形成保护层，所述保护层的材包括氯化物、碳化物、氧化物与氮化物中的至少一种。5.根据权利要求4所述的制作方法，其特征在于，所述步骤S22还包括：对所述保护层进行等离子表面处理。6.根据权利要求3所述的制作方法，其特征在于，所述步骤S23包括依次采用各向异性刻蚀法、各向同性刻蚀法和各向异性刻蚀法刻蚀所述预衬底(11)。7.根据权利要求1所述的制作方法，其特征在于，一个所述纳米线(120)的相邻的两个所述子纳米线(012)中，靠近所述衬底(110)的所述子纳米线(012)的第二端部(123)为远离所述衬底(110)的所述子纳米线(012)的第一端部(121)。8.根据权利要求1所述的制作方法，其特征在于，在所述步骤S2之后，所述制作方法还包括：步骤S3，对各个所述第一端部(121)以及各个所述第二端部(123)进行掺杂，一个形成源区(14)，另一个形成漏区(13)；以及步骤S4，在掺杂后的所述纳米线(120)的外表面上形成栅介质层(20)，在所述中间部(122)对应的所述栅介质层(20)的表面上形成栅极(30)。9.根据权利要求8所述的制作方法，其特征在于，在对所述第一端部(121)和所述第二端部(123)进行掺杂时，所述步骤S3还包括：对与所述第一端部(121)连接的部分所述衬底(110)进行掺杂。10.根据权利要求8所述的制作方法，其特征在于，所述步骤S4包括：在所述衬底(110)的裸露表面上以及掺杂后的所述纳米线(120)的裸露表面上形成栅介质材料，形成所述栅介质层(20)；在所述栅介质层(20)的裸露表面上形成栅极材料(300)；以及去除部分的所述栅极材料(300)，剩余的所述栅极材料(300)形成所述栅极(30)。11.根据权利要求10所述的制作方法，其特征在于，采用各向同性的刻蚀法实施去除部分的所述栅极材料(300)的步骤。12.根据权利要求8所述的制作方法，其特征在于，所述栅极(30)的侧壁的外表面、所述源区(14)上的所述栅介质层(20)的侧壁的外表面以及所述漏区(13)上的所述栅介质层(20)的侧壁的外表面在同一个平面上。13.根据权利要求8所述的制作方法，其特征在于，在所述步骤S4之后，所述制作方法还包括：步骤S5，在所述栅介质层(20)以及所述栅极...

【专利技术属性】
技术研发人员：殷华湘，张青竹，张兆浩，许高博，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11