存储装置制造方法及图纸

一种存储装置。本文提供了一种半导体存储装置。该半导体存储装置可包括存储单元，所述存储单元被配置为存储写入数据。该半导体存储装置可包括接口芯片，所述接口芯片被配置为接收第一定时信号和第二定时信号，并且被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的所述第二定时信号来产生第三定时信号。

【技术实现步骤摘要】
存储装置
本公开的各种实施方式总体可涉及电子装置，更具体地，涉及一种存储装置以及操作该存储装置的方法。
技术介绍
通常，存储装置是在诸如计算机、智能电话或智能板这样的主机装置的控制下存储数据的装置。存储装置的示例包括将数据存储在磁盘中的诸如硬盘驱动器(HDD)这样的装置，以及将数据存储在半导体存储器(具体地，非易失性存储器)中的诸如固态驱动器(SSD)或存储卡这样的装置。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。经过半导体制造技术的发展，这种存储装置的容量和速度不断增加。存储装置的容量的增加不仅通过半导体存储芯片的高集成度而且通过将多个半导体存储芯片交叠来实现。存储装置的速度的增加可通过使用双数据速率(DDR)方法代替单数据速率(SDR)方法来实现。然而，存储装置的容量和速度的增加会降低存储装置的可靠性。例如，随着交叠的半导体芯片的数目的增加，由半导体芯片产生的电阻分量增加。如果电阻分量增加，则与半导体芯片通信的通道的切换速度降低。通道的切换速度的降低可能会增加偏斜(skew)。具体地，存储装置的速度越高，由于偏斜增加导致存储装置的可靠性越低。因此，随着存储装置的容量和速度的增加，需要实现具有提高的可靠性的存储装置的方法。
技术实现思路
本公开的一个实施方式可提供一种存储装置。该存储装置可包括半导体存储装置。该存储装置可包括存储控制器，所述存储控制器被配置为控制所述半导体存储装置，并且在写入操作期间将写入数据和第一定时信号发送至所述半导体存储装置。所述半导体存储装置可包括存储单元，所述存储单元被配置为存储所述写入数据。所述半导体存储装置可包括接口芯片，所述接口芯片被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的第二定时信号来产生第三定时信号。本公开的一个实施方式可提供一种半导体存储装置。该半导体存储装置可包括存储单元，所述存储单元被配置为存储写入数据。该半导体存储装置可包括接口芯片，所述接口芯片被配置为接收第一定时信号和第二定时信号，并且被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的所述第二定时信号来产生第三定时信号。附图说明图1是例示根据本公开的实施方式的存储装置的框图。图2是例示存储控制器与接口芯片之间的关系的框图。图3是例示接口芯片与存储单元之间的关系的框图。图4是例示接口芯片在读取操作期间的操作的图。图5是例示延迟锁定环路在读取操作期间的操作的图。图6是用于描述要输入到图4的接口芯片的信号和从图4的接口芯片输出的信号的时序图。图7是例示接口芯片在写入操作期间的操作的图。图8是例示延迟锁定环路在写入操作期间的操作的图。图9是例示要输入到接口芯片的信号和从接口芯片输出的信号的时序图。图10是例示根据本公开的实施方式的接口芯片的图。图11是用于描述要输入到图10的接口芯片的信号和从接口芯片输出的信号的时序图。图12例示了根据本公开的其它实施方式的接口芯片。图13例示了根据本公开的其它实施方式的接口芯片。图14是例示接口芯片与存储单元之间的关系的其它示例的框图。图15例示了根据本公开的其它实施方式的接口芯片。图16是例示根据本公开的其它实施方式的存储装置的框图。图17是例示根据本公开的其它实施方式的存储装置的框图。图18是例示根据本公开的其它实施方式的存储装置的框图。图19是例示根据本公开的实施方式的存储系统的框图。图20是例示根据本公开的其它实施方式的存储装置的框图。图21是例示图20的存储控制器的框图。图22是例示根据本公开的实施方式的半导体存储装置的框图。图23是例示图22的存储块中的任意一个的电路图。图24是例示图22的存储块的实施方式的电路图。图25是例示图22的存储块的实施方式的电路图。图26是例示根据本公开的实施方式的计算装置的框图。具体实施方式在本说明书或本申请中引入的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。这些描述不应该被解释为受本说明书或本申请中描述的实施方式的限制。本公开可按照许多不同的形式来实施，并且不应该被解释为仅受本文所阐述的实施方式的限制，而应该被解释为覆盖落入本专利技术的思想和技术范围内的修改、等同或替代。可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制各种组件。使用这些术语仅出于将一个组件与其它组件区分开来的目的。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。将理解的是，当一个元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。本文所使用的术语仅用于描述特定实施方式的目的，而不意图限制。在本公开中，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”、“具有”等时，说明存在所述特征、整数、步骤、操作、元件、组件和/或它们的组合，但是不排除存在或附加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本公开所属
的普通技术人员中的一个通常理解的含义相同的含义。还将理解的是，除非本文明确定义，否则本文所使用的术语应该被解释为具有与它们在本说明书和相关领域的上下文中的含义一致的含义，而不是理想地或过于形式化地解释它们的含义。此外，信号的逻辑电平可与所描述的电平不同或者相反。例如，被描述为具有逻辑“高”电平的信号可另选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可另选地具有逻辑“高”电平。将省略对于本领域技术人员所熟知的功能和结构的详细描述，以避免使本专利技术的主题模糊。这旨在省略不必要的描述，以使本公开的主题变得清楚。下面将参照附图来描述本公开的各种实施方式，在附图中例示了本公开的优选实施方式，使得本领域普通技术人员可容易地执行本公开的技术构思。本公开的各种实施方式可针对一种具有改进的可靠性的存储装置以及操作该存储装置的方法。图1是例示根据本公开的实施方式的存储装置100的框图。参照图1，存储装置100可包括半导体存储装置110、存储控制器120和RAM130。半导体存储装置110可在存储控制器120的控制下执行写入、读取或擦除操作。半导体存储装置110可与存储控制器120交换第一数据DATA1。例如，半导体存储装置110可从存储控制器120接收写入数据并写入所述写入数据。半导体存储装置110可执行读取操作并将读取数据输出到存储控制器120。半导体存储装置110可从存储控制器120接收第一命令CMD1和第一地址ADDR1。在一个本文档来自技高网...

【技术保护点】
1.一种存储装置，该存储装置包括：半导体存储装置；以及存储控制器，所述存储控制器被配置为控制所述半导体存储装置，并且在写入操作期间将写入数据和第一定时信号发送至所述半导体存储装置，其中，所述半导体存储装置包括：存储单元，所述存储单元被配置为存储所述写入数据；以及接口芯片，所述接口芯片被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的第二定时信号来产生第三定时信号。

【技术特征摘要】
2017.02.14 KR 10-2017-00200291.一种存储装置，该存储装置包括：半导体存储装置；以及存储控制器，所述存储控制器被配置为控制所述半导体存储装置，并且在写入操作期间将写入数据和第一定时信号发送至所述半导体存储装置，其中，所述半导体存储装置包括：存储单元，所述存储单元被配置为存储所述写入数据；以及接口芯片，所述接口芯片被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的第二定时信号来产生第三定时信号。2.根据权利要求1所述的存储装置，其中，所述接口芯片被配置为通过与所述第三定时信号同步地锁存所述写入数据来对所述写入数据进行重新定时，并将所述第三定时信号和重新定时后的写入数据输出到所述存储单元。3.根据权利要求2所述的存储装置，其中，所述接口芯片包括：第一接收节点，所述第一接收节点被配置为从所述存储控制器接收所述第一定时信号；延迟锁定环路，所述延迟锁定环路被配置为检测从第一复用器接收的输入信号的锁定延迟，并产生延迟了所检测到的锁定延迟的第三定时信号；延迟电路，所述延迟电路被配置为接收所述第一定时信号并输出通过将所述第一定时信号延迟了至少两个周期而产生的所述第二定时信号；以及所述第一复用器，所述第一复用器被配置为向所述延迟锁定环路提供所述第一定时信号或所述第二定时信号。4.根据权利要求1或3所述的存储装置，其中，所述第二定时信号是经延迟的数据选通信号，并且所述第三定时信号是内部信号iDQS。5.根据权利要求3所述的存储装置，其中，所述接口芯片包括：第二接收节点，所述第二接收节点被配置为从所述存储控制器接收所述写入数据；触发器，所述触发器被配置为与从所述延迟锁定环路输出的所述第三定时信号同步地接收和输出所述写入数据；以及第一发送节点，所述第一发送节点被配置为将所述触发器的输出作为已经被重新定时的写入数据发送至所述存储单元。6.根据权利要求1或5所述的存储装置，其中，所述第三定时信号是通过将在所述存储单元的写入操作期间由所述存储控制器切换的数据选通信号DQS延迟至少两个周期而产生的信号。7.根据权利要求1所述的存储装置，其中，所述存储控制器在读取操作期间向所述半导体存储装置发送第四定时信号，其中，所述存储单元响应于所述第四定时信号输出读取数据和第五定时信号，并且其中，所述接口芯片根据所述第四定时信号检测锁定延迟，使用所检测到的锁定延迟从所述第五定时信号产生第六定时信号，通过与所述第六定时信号同步地锁存所述读取数据来对所述读取数据进行重新定时，并将所述第六定时信号和重新定时后的读取数据输出至所述存储控制器。8.根据权利要求7所述的存储装置，其中，所述接口芯片包括：第一接收节点，所述第一接收节点被配置为从所述存储控制器接收所述第四定时信号；第一发送节点，所述第一发送节点被配置为向所述存储单元发送通过所述第一接收节点接收的所述第四定时信号；第二接收节点，所述第二接收节点被配置为从所述存储单元接收所述第五定时信号；延迟锁定环路，所述延迟锁定环路被配置为从通过所述第一接收节点接收的所述第四定时信号检测所述锁定延迟，并且使用所检测到的锁定延迟从由所述第二接收节点接收的所述第五定时信号产生第六定时信号；以及第二发送节点，所述第二发送节点被配置为向所述存储控制器输出从所述延迟锁定环路输出的所述第六定时信号。9.根据权利要求8所述的存储装置，其中，所述接口芯片包括：第三接收节点，所述第三接收节点被配置为接收从所述存储单元输出的所述读取数据；触发器，所述触发器被配置为与从所述延迟锁定环路输出的所述第六定时信号同步地接收和输出通过所述第三接收节点接收的所述读取数据；以及第三发送节点，所述第三发送节点被配置为将所述触发器的输出作为已经被重新定时的读取数据输出至所述存储控制器。10.根据权利要求1所述...

【专利技术属性】
技术研发人员：崔愚根，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR