半导体器件及其制造方法技术

本公开涉及半导体器件及其制造方法。一种半导体器件包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。

Semiconductor device and manufacturing method thereof

The disclosure relates to a semiconductor device and a manufacturing method thereof. A semiconductor device includes a plurality of memory cell strings; a bit line; and an interconnection that connects at least two memory cells in series to a bit line. The memory cell string can be connected to the corresponding bit line through the corresponding interconnection. The alternating memory cell strings can be connected to different bit lines through corresponding interconnections.

【技术实现步骤摘要】
半导体器件及其制造方法本申请是申请日为2013年10月8日且题为“半导体器件”的第201310464865.9号专利技术专利申请的分案申请。
本专利技术总的专利技术概念涉及半导体器件，更具体地，涉及垂直型存储器件。
技术介绍
为了实现较高的性能和较低的成本，对提高半导体器件的密度存在持续的需求。尤其地，半导体器件的密度是产品定价的重要决定因素。因为传统二维半导体存储器件的密度主要由单位存储单元占据的面积决定，所以该密度受到精细构图技术水平的显著影响。然而，需要超高成本的设备来实现这样的精细图案。因此，在提高二维半导体存储器件的密度方面依然存在限制。
技术实现思路
在一个实施方式中，一种半导体器件包括：多个垂直堆叠存储单元串、位线、以及互连，所述互连将至少两个垂直堆叠存储单元串联接至所述位线。在另一实施方式中，互连的一部分在第一方向上延伸，且位线在第二方向上延伸。在一些实施方式中，位线基本上平行于互连延伸。在一个实施方式中，所述至少两个存储单元串沿第二方向设置，且在第一方向上偏离位线，以及所述互连的所述部分沿第一方向突出。在另一实施方式中，位线、互连和所述至少两个存储单元串被称作第一位线、第一互连和第一组至少两个存储单元串，半导体器件还包括：第二位线、以及第二互连，所述第二互连将第二组至少两个存储单元串联接至第二位线。在一个实施方式中，第一互连的一部分在第一方向上突出，第二互连在与第一方向相反的方向上突出。根据本专利技术概念的一个方面，一种方法包括：形成多个存储单元串；将互连联接到至少两个所述存储单元串；以及将位线联接至所述互连。根据本专利技术概念的另一方面，一种制造半导体器件的方法包括：在半导体衬底上方形成缓冲电介质层；在缓冲电介质层上方反复形成牺牲层和绝缘层的堆叠；形成穿过牺牲层和绝缘层的堆叠延伸从而连接至半导体衬底的垂直柱；通过构图缓冲电介质层、牺牲层和绝缘层从而暴露部分衬底来形成分隔区；去除构图过的牺牲层以形成凹进区，所述凹进区暴露垂直柱的部分侧壁；在凹进区内形成信息存储元件；在凹进区内的信息存储元件上形成导电层，从而形成包括第一和第二串选择线的存储单元串，第一和第二串选择线彼此间隔开；在垂直柱上形成第一接触；在第一接触上形成子互连，以将垂直柱与第一和第二串选择线互连；在第一和第二子互连上形成第二接触；以及在第二接触上形成位线，其中第一子互连和第二子互连通过第二接触被连接至不同的相邻的位线。附图说明由于附图及其详细说明，本专利技术概念将变得更明白。其中描绘的实施方式借助示例的方式提供，而非借助限制的方式提供，其中相同的附图标记指代相同或相似的元件。附图不必按比例绘制，相反，重点在于示出本专利技术概念的多个方面。图1是根据本专利技术概念的多个实施方式的存储器件的框图；图2是示出图1中存储单元阵列的一示例的框图；图3是根据本专利技术概念的第一实施方式的垂直型存储器件的存储块的透视图；图4A至图4I是图3中“A”的放大图；图5A、图5C和图5D是图3中的垂直型存储器件的顶部俯视图，图5B是沿图5A中的线A-A'截取的截面图；图6A至图12A是与图5A对应的顶部俯视图，图6B至12B是与图5B对应的截面图；图13是根据本专利技术概念的第二实施方式的垂直型存储器件的存储块的透视图；图14A是图13中的垂直型存储器件的顶部俯视图，图14B是沿图14A的线A-A'截取的截面图；图15A至图18A是对应于图14A的顶部俯视图，图15B至图18B是与图14B对应的截面图；图19是根据本专利技术概念的第三实施方式的垂直型存储器件的存储块的透视图；图20A和图20C是图19中的垂直型存储器件的顶部俯视图，图20B是沿图20A中的线A-A'截取的截面图；图21是根据本专利技术概念的第四实施方式的垂直型存储器件的存储块的透视图；图22A是图21中的垂直型存储器件的顶部俯视图，图22B是沿图22A中的线A-A'截取的截面图；图23A至图25A是与图22A对应的顶部俯视图，图23B至图25B是与图22B对应的截面图；图26是根据本专利技术概念的第五实施方式的垂直型存储器件的存储块的透视图；图27A是图26中的垂直型存储器件的顶部俯视图，图27B是沿图27A中的线A-A'截取的截面图；图28是示出存储系统的一示例的示意性框图，该存储系统包括根据本专利技术概念的多个实施方式制造的半导体器件；图29是示出存储卡的一示例的示意性框图，该存储卡包括根据本专利技术概念的多个实施方式制造的半导体器件；以及图30是示出信息处理系统的一示例的示意性框图，该信息处理系统上安装有根据本专利技术概念的多个实施方式的半导体器件。具体实施方式本专利技术概念的优点及特征、以及实现它们的方法将因以下示例性实施方式而显然，该示例性实施方式将参照附图得以更详细地说明。然而，应当注意的是，本专利技术概念不限于以下示例性实施方式，并且可以以各种形式实施。因此，示例性实施方式仅被提供来公开本专利技术概念的示例，并让本领域技术人员理解本专利技术概念的本质。将被理解的是，当一元件被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者居间元件可以存在于其间。相反，当一元件被称为“直接在”另一元件“上”时，则没有居间元件存在。如这里所用那样，术语“和/或”包括相关所列项目中的一个或更多个项目的任何和所有组合。将被理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、构件、区域、层和/或部分，但这些元件、构件、区域、层和/或部分不应当被这些术语限制。这些术语仅用于将一个元件、构件、区域、层或部分与另一元件、构件、区域、层或部分区分开。因此，下面讨论的第一元件、构件、区域、层或部分可以被称为第二元件、构件、区域、层或部分，而不背离本专利技术概念的教导。本说明书中所用的术语仅用于描述具体实施方式的目的，并不试图成为对本专利技术的限制。如本说明书中所使用的那样，单数形式“一”和“该”旨在也包括复数形式，除非上下文明确做了其它表述。还将被理解，当用在本说明书中时，术语“包括”和/或“包含”指明了所述及的特征、整体、步骤、操作、元件和/或构件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、构件和/或其组合的存在或添加。整个说明书中，相同的附图标记表示相同的元件。现在，将在以下参照附图更充分地描述本专利技术概念，附图中示出本专利技术概念的优选实施方式。图1是根据本专利技术概念的一些实施方式的存储器件的框图。参见图1，根据本专利技术概念的一些实施方式的存储器件100可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40、以及控制逻辑50。存储单元阵列10可以通过多条字线WL连接至地址解码器20，通过位线BL连接至读/写电路30。存储单元阵列10包括多个存储单元。例如，存储单元阵列10被配置来在单个单元中存储一个或更多个位。地址解码器20可以被配置来响应控制逻辑50的控制而操作。地址解码器20可以从外部接收地址ADDR。地址解码器20解码所接收到的地址ADDR中的行地址，以选择字线WL中的对应的一条字线。另外，地址解码器20可以包括公知的部件，诸如例如行解码器、列解码器、地址缓冲器等等。读/写电路30可以通过位线BL连接至存储单元阵列10，通过数据线D/L连接至数据I/O电路40。读/写电路30可以被配置来响应控制逻辑50本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多个垂直堆叠存储单元串；互连，其将至少两个所述垂直堆叠存储单元串互连；以及位线，联接至所述互连。

【技术特征摘要】
2012.10.05 KR 10-2012-0110751;2013.03.15 US 13/8441.一种半导体器件，包括：多个垂直堆叠...

【专利技术属性】
技术研发人员：薛光洙，曹盛纯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR