内部时钟发生电路制造技术

一种内部时钟发生电路包括内插时钟发生电路和锁定时钟发生电路。内插时钟发生电路响应于开关控制信号和电流控制信号来从分频时钟信号产生内插时钟信号。锁定时钟发生电路包括振荡器，并且从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号。

Internal clock generation circuit

An internal clock generating circuit includes an interpolation clock generating circuit and a locking clock generating circuit. The interpolation clock generating circuit generates the interpolation clock signal from the frequency division clock signal in response to the switch control signal and the current control signal. The lock clock generation circuit includes an oscillator and generates a lock clock signal from the interpolated clock signal for generating an internal clock signal.

【技术实现步骤摘要】
内部时钟发生电路相关申请的交叉引用本申请要求2017年2月9日提交的申请号为10-2017-0018268的韩国专利申请的优先权，其通过引用整体合并于此。
本公开的实施例涉及产生内部时钟信号的内部时钟发生电路。
技术介绍
随着半导体器件的集成度增加，半导体器件已经被持续开发以提高操作速度。与用于操作的外部时钟信号同步的同步半导体器件已经被提出以提高操作速度。在同步半导体器件的情况下，如果数据同步于外部时钟信号而被输出，则可能出现与来自时钟(tAC)的输出数据访问时间相对应的延迟时间，以减少有效的数据窗口。结果，当同步半导体器件以高频操作时，同步半导体器件可能发生故障。
技术实现思路
根据实施例，内部时钟发生电路包括内插时钟发生电路和锁定时钟发生电路。内插时钟发生电路响应于开关控制信号和电流控制信号来从分频时钟信号产生内插时钟信号。锁定时钟发生电路包括振荡器，并且从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号。开关控制信号的逻辑电平组合和电流控制信号的逻辑电平组合通过将分频时钟信号的相位与反馈时钟信号的相位进行比较来设置。反馈时钟信号通过将锁定时钟信号延迟预定的延迟时间来产生。根据另一个实施例，内部时钟发生电路包括内插时钟发生电路和锁定时钟发生电路。内插时钟发生电路包括第一选择驱动器至第四选择驱动器，并且响应于开关控制信号来选择第一选择驱动器至第四选择驱动器之中的两个驱动器作为第一选中的选择驱动器和第二选中的选择驱动器。此外，内插时钟发生电路接收分频时钟信号以使用具有第一驱动能力的第一选中的选择驱动器来驱动内插时钟信号，并且接收分频时钟信号以使用具有第二驱动能力的第二选中的选择驱动器来驱动内插时钟信号。锁定时钟发生电路包括振荡器以从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号。附图说明鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：图1是图示根据本公开的实施例的内部时钟发生电路的配置的框图；图2是图示包括在图1的内部时钟发生电路中的控制码发生电路的示例的框图；图3是图示包括在图1的内部时钟发生电路中的内插时钟发生电路的示例的电路图；图4是图示图3所示的内插时钟发生电路的操作的表格；图5和图6是图示图3所示的内插时钟发生电路的操作的时序图；图7是图示包括在图1的内部时钟发生电路中的锁定时钟发生电路的示例的电路图；图8是图示包括在图7的锁定时钟发生电路中的任意反相器的示例的电路图；图9是图示包括在图1的内部时钟发生电路中的源电压发生电路的示例的框图；图10是图示包括在图9的源电压发生电路中的复制延迟电路的示例的电路图；图11是图示包括在图9的源电压发生电路中的电压输出电路的示例的电路图；以及图12是图示采用图1所示的内部时钟发生电路的电子系统的配置的框图。具体实施方式下面将参照附图描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明的目的，并非意在限制本公开的范围。如图1所示，根据实施例的内部时钟发生电路可以包括时钟输入电路1、控制码发生电路2、内插时钟发生电路3、锁定时钟发生电路4、源电压发生电路5以及时钟输出电路6。时钟输入电路1可以响应于外部时钟信号CLK来产生包括第一分频时钟信号至第四分频时钟信号DCLK<1:4>的分频时钟信号。时钟输入电路1可以产生具有与外部时钟信号CLK不同的相位的第一分频时钟信号至第四分频时钟信号DCLK<1:4>。第一分频时钟信号至第四分频时钟信号DCLK<1:4>可以被产生为具有为外部时钟信号CLK的周期时间的两倍的周期时间。每当外部时钟信号CLK具有0°(或360°)的相位时，第一分频时钟信号DCLK<1>可以具有0°(或360°)或180°的相位。第二分频时钟信号DCLK<2>可以被产生，使得第一分频时钟信号与第二分频时钟信号DCLK<1:2>之间的相位差为90°。第三分频时钟信号DCLK<3>可以被产生，使得第一分频时钟信号DCLK<1>与第三分频时钟信号DCLK<3>之间的相位差为180°。第四分频时钟信号DCLK<4>可以被产生，使得第一分频时钟信号DCLK<1>与第四分频时钟信号DCLK<4>之间的相位差为270°。第一分频时钟信号至第四分频时钟信号DCLK<1:4>的周期时间与第一分频时钟信号至第四分频时钟信号DCLK<1:4>之间的相位差可以根据实施例而被设置为不同。分频时钟信号的数量也可以根据实施例而被设置为不同。控制码发生电路2可以响应于第一分频时钟信号至第四分频时钟信号DCLK<1:4>以及包括第一锁定时钟信号至第四锁定时钟信号LCLK<1:4>的锁定时钟信号来产生包括第一开关控制信号和第二开关控制信号SWCNT<1:2>中的一个或更多个的开关控制信号以及包括第一电流控制信号至第L电流控制信号ICNT<1:L>中的一个或更多个的电流控制信号。控制码发生电路2可以检测通过延迟第一分频时钟信号至第四分频时钟信号DCLK<1:4>以及第一锁定时钟信号至第四锁定时钟信号LCLK<1:4>而产生的时钟信号之间的相位差，以产生第一开关控制信号和第二开关控制信号SWCNT<1:2>以及第一电流控制信号至第L电流控制信号ICNT<1:L>。第一开关控制信号和第二开关控制信号SWCNT<1:2>可以具有用于产生包括第一内插时钟信号至第四内插时钟信号PCLK<1:4>的内插时钟信号的逻辑电平组合，该第一内插时钟信号至第四内插时钟信号PCLK<1:4>补偿半导体器件的内部电路的关于外部时钟信号CLK的延迟因子。第一电流控制信号至第L电流控制信号ICNT<1:L>可以具有用于产生第一内插时钟信号至第四内插时钟信号PCLK<1:4>的逻辑电平组合，该第一内插时钟信号至第四内插时钟信号PCLK<1:4>补偿半导体器件的内部电路的关于外部时钟信号CLK的延迟因子。第一开关控制信号和第二开关控制信号SWCNT<1:2>的逻辑电平组合以及第一电流控制信号至第L电流控制信号ICNT<1:L>的逻辑电平组合可以根据实施例而被设置为不同。锁定时钟信号的数量可以根据实施例而被设置为小于或大于4。开关控制信号的数量可以根据实施例而被设置为小于或大于2。电流控制信号的数量“L”可以根据实施例而被设置为不同。内插时钟发生电路3可本文档来自技高网...

【技术保护点】
1.一种内部时钟发生电路，包括：内插时钟发生电路，被配置为响应于开关控制信号和电流控制信号来从分频时钟信号产生内插时钟信号；以及锁定时钟发生电路，被配置为包括振荡器，并且被配置为从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号，其中，开关控制信号的逻辑电平组合和电流控制信号的逻辑电平组合通过将分频时钟信号的相位与反馈时钟信号的相位进行比较来设置，以及其中，反馈时钟信号通过将锁定时钟信号延迟预定的延迟时间来产生。

【技术特征摘要】
2017.02.09 KR 10-2017-00182681.一种内部时钟发生电路，包括：内插时钟发生电路，被配置为响应于开关控制信号和电流控制信号来从分频时钟信号产生内插时钟信号；以及锁定时钟发生电路，被配置为包括振荡器，并且被配置为从内插时钟信号产生用于产生内部时钟信号的锁定时钟信号，其中，开关控制信号的逻辑电平组合和电流控制信号的逻辑电平组合通过将分频时钟信号的相位与反馈时钟信号的相位进行比较来设置，以及其中，反馈时钟信号通过将锁定时钟信号延迟预定的延迟时间来产生。2.如权利要求1所述的内部时钟发生电路，其中，预定的延迟时间被设置为补偿关于外部时钟信号的延迟因子。3.如权利要求1所述的内部时钟发生电路，其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；其中，内插时钟发生电路包括第一选择驱动器至第四选择驱动器；以及其中，内插时钟发生电路响应于开关控制信号来选择第一选择驱动器至第四选择驱动器之中的两个驱动器作为第一选中的选择驱动器和第二选中的选择驱动器。4.如权利要求3所述的内部时钟发生电路，其中，内插时钟发生电路被配置为使用具有第一驱动能力的第一选中的选择驱动器来驱动内插时钟信号，并且被配置为使用具有第二驱动能力的第二选中的选择驱动器来驱动内插时钟信号。5.如权利要求4所述的内部时钟发生电路，其中，内插时钟发生电路响应于电流控制信号来控制第一驱动能力和第二驱动能力。6.如权利要求1所述的内部时钟发生电路，其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；其中，内插时钟信号包括第一内插时钟信号至第四内插时钟信号；以及其中，内插时钟发生电路包括：第一驱动电流发生器，被配置为响应于电流控制信号来产生第一驱动电流；以及第二驱动电流发生器，被配置为响应于电流控制信号来产生第二驱动电流。7.如权利要求6所述的内部时钟发生电路，其中，内插时钟发生电路还包括驱动电流选择/供应单元，被配置为响应于开关控制信号来将第一驱动电流供应给第一选择驱动器或第二选择驱动器，并且被配置为响应于开关控制信号来将第二驱动电流供应给第三选择驱动器或第四选择驱动器。8.如权利要求7所述的内部时钟发生电路，其中，第一选择驱动器被配置为响应于第一分频时钟信号来驱动第一内插时钟信号，被配置为响应于第二分频时钟信号来驱动第二内插时钟信号，被配置为响应于第三分频时钟信号来驱动第三内插时钟信号，以及被配置为响应于第四分频时钟信号来驱动第四内插时钟信号。9.如权利要求7所述的内部时钟发生电路，其中，第二选择驱动器被配置为响应于第三分频时钟信号来驱动第一内插时钟信号，被配置为响应于第四分频时钟信号来驱动第二内插时钟信号，被配置为响应于第一分频时钟信号来驱动第三内插时钟信号，以及被配置为响应于第二分频时钟信号来驱动第四内插时钟信号。10.如权利要求6所述的内部时钟发生电路，其中，内插时钟发生电路还包括驱动电流选择/放电单元，被配置为响应于开关控制信号来使第一驱动电流从第一选择驱动器或第二选择驱动器流出，并且被配置为响应于开关控制信号来使第二驱动电流从第三选择驱动器或第四选择驱动器流出。11.如权利要求1所述的内部时钟发生电路，其中，锁定时钟发生电路包括由源电压驱动的多个缓冲器；以及其中，所述多个缓冲器中的每个被设计成具有与预定的延迟时间相同的延迟时间。12.如权利要求11所述的内部时钟发生电路，其中，所述多个缓冲器中的每个包括：上拉元件，被配置为响应于输入信号来将输出信号上拉到源电压；以及下拉元件，被配置为响应于输入信号来将输出信号下拉到接地电压。13.如权利要求1所述的内部时钟发生电路，其中，内插时钟信号包括第一内插时钟信号至第四内插时钟信号；其中，锁定时钟信号包括第一锁定时钟信号至第四锁定时钟信号；以及其中，锁定时钟发生电路包括：第一缓冲器，被配置为缓冲第一内插时钟信号以产生第三锁定时钟信号；第二缓冲器，被配置为缓冲第二内插时钟信号以产生第四锁定时钟信号；第三缓冲器，被配置为缓冲第三内插时钟信号以产生第一锁定时钟信号；以及第四缓冲器，被配置为缓冲第四内插时钟信号以产生第二锁定时钟信号。14.如权利要求1所述的内部时钟发生电路，还包括源电压发生电路，被配置为响应于内插时钟信号和锁定时钟信号来产生供应给锁定时钟发生电路的源电压。15.如权利要求14所述的内部时钟发生电路，其中，源电压发生电路包括复制延迟电路，被配置为将内插时钟信号延迟预定的复制延迟时间以产生复制时钟信号。16.如权利要求15所述的内部时钟发生电路，其中，预定的复制延迟时间被设置为等于由振荡器产生的周期信号的周期时间。17.如权利要求15所述的内部时钟发生电路，其中，源电压发生电路还包括电压输出电路，被配置为输出源电压...

【专利技术属性】
技术研发人员：张圣泉，金庚焕，金东均，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR