用于通过考虑后段制程来设计集成电路的方法和计算系统技术方案

提供了设计集成电路的计算机实现的方法和计算系统。一种根据本发明专利技术构思的设计集成电路的计算机实现的方法可以由处理器执行并且可以包括：针对限定所述集成电路的标准单元执行布置和路由(P&R)操作；从所述P&R操作的结果提取特征值；通过基于所提取的特征值确定分别对应于多个组的多个代表性特征值来产生物理感知批注文件；以及基于所产生的物理感知批注文件执行物理感知合成操作以从所述集成电路的输入数据产生网表。

Method and computing system for designing integrated circuits by considering post section process

A computer realization method and computing system for designing integrated circuits are provided. A method for designing a computer implementation of an integrated circuit in accordance with the present invention may be performed by a processor and may include: performing placement and routing (P&R) operations for a standard cell that defines the integrated circuit; extracting eigenvalues from the results of the P&R operations; and determining respective corresponding to the extracted eigenvalues based on the extracted eigenvalues. A plurality of representative eigenvalues of a plurality of groups are used to generate a physical-aware annotation file; and a physical-aware synthesis operation is performed based on the generated physical-aware annotation file to generate a netlist from the input data of the integrated circuit.

【技术实现步骤摘要】
用于通过考虑后段制程来设计集成电路的方法和计算系统相关申请的交叉引用本申请要求2017年2月10日在韩国知识产权局提交的韩国专利申请号10-2017-0018764的优先权，所述申请的内容通过引用整体并入本文。
本专利技术构思的实施例涉及集成电路，并且更具体地，涉及用于设计集成电路的计算机实施的方法和计算系统。
技术介绍
可以基于标准单元来设计集成电路。确切地，可以根据限定集成电路的数据来布置标准单元，并且可以路由选择经布置的标准单元以产生集成电路的布局。随着半导体的制造工艺变得微细化，可以减小标准单元中的图案的大小和标准单元本身的大小。在这方面，路由拥塞和金属电阻可能会增加，因此在集成电路设计中与BEOL(Back-End-Of-Line，后段制程)有关的影响的重要性正在增加。
技术实现思路
本专利技术构思的一些实施例可以提供用于通过考虑后段制程(BEOL)来设计集成电路的计算机实现的方法和计算系统。根据本专利技术构思的一些实施例，可以提供设计包括逻辑模块的集成电路的计算机实现的方法。方法可以由处理器执行。所述方法可以包括：针对限定集成电路的标准单元执行布置和路由(placementandrouting，P&R)操作；从P&R操作的结果提取特征值；通过基于所提取的特征值确定分别对应于多组逻辑模块的多个代表性特征值来产生物理感知批注文件；以及基于所产生的物理感知批注文件执行物理感知合成操作以从集成电路的输入数据产生网表。根据本专利技术构思的一些实施例，可以提供设计集成电路的计算机实现的方法。方法可以由处理器执行。所述可以包括：针对限定集成电路的多个标准单元执行第一布置和路由(P&R)操作；从第一P&R操作的结果提取时钟延迟信息和寄生分量信息中的至少一个；基于所提取的时钟延迟信息和寄生分量信息中的至少一个，执行物理感知合成操作以从集成电路的输入数据产生网表；以及根据所产生的网表，针对限定集成电路的多个标准单元执行第二P&R操作。根据本专利技术构思的一些实施例，可以提供设计集成电路的计算机实现的方法。方法可以由处理器执行。所述方法可以包括：基于集成电路的网表执行第一P&R操作；以及从第一P&R操作的结果提取时钟延迟信息；以及基于网表和时钟延迟信息执行第二P&R操作，其中第二P&R操作的执行包括基于所提取的时钟延迟信息，布置限定集成电路的多个标准单元。根据本专利技术构思的一些实施例，可以提供设计集成电路的计算机实现的方法。方法可以由处理器执行。所述方法可以包括：执行第一P&R操作以布置限定集成电路的第一多个标准单元；从第一P&R操作的结果提取时钟延迟信息；以及执行第二P&R操作以基于时钟延迟信息布置限定集成电路的第二多个标准单元。附图说明鉴于详细描述和附图，将更清楚地理解本专利技术构思。图1是示出根据本专利技术构思的一些实施例的制造半导体器件的方法的操作的流程图。图2是概念性地示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的框图。图3是概念性地示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的框图。图4是概念性地示出根据本专利技术构思的一些实施例的时钟延迟批注的框图。图5A至图5C是概念性地示出根据本专利技术构思的一些实施例的时钟延迟批注的框图。图6是根据本专利技术构思的一些实施例的最小时钟延迟和最大时钟延迟的表格。图7A是示出根据本专利技术构思的一些实施例的图3的设计方法的操作的流程图。图7B是示出根据本专利技术构思的一些实施例的图3的设计方法的操作的流程图。图8是根据本专利技术构思的一些实施例的最小时钟延迟和最大时钟延迟的表格。图9是示出根据本专利技术构思的一些实施例的图7A的合成操作的操作的流程图。图10是概念性地示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的框图。图11是示出根据本专利技术构思的一些实施例的图10的设计方法的操作的流程图。图12是示出根据本专利技术构思的一些实施例的产生寄生缩放因子表的方法的操作的流程图。图13A是根据本专利技术构思的一些实施例的寄生电阻缩放因子表，并且图13B是根据本专利技术构思的一些实施例的寄生电容缩放因子表。图14是示出根据本专利技术构思的一些实施例的图11的合成操作的操作的流程图。图15是概念性地示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的框图。图16是示出根据本专利技术构思的一些实施例的用于设计集成电路的计算系统的框图。图17是示出根据本专利技术构思的一些实施例的存储在图16的工作存储器中的程序的框图。图18是示出根据本专利技术构思的一些实施例的用于设计集成电路的计算系统的框图。图19是示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的流程图。图20是示出根据本专利技术构思的一些实施例的设计集成电路的方法的操作的流程图。图21是示出根据本专利技术构思的一些实施例的非暂时性计算机可读存储介质的框图。具体实施方式图1是示出根据本专利技术构思的一些实施例的制造半导体器件的方法的流程图。参考图1，制造半导体器件的方法可以分为设计集成电路的过程和集成电路的制造过程。集成电路的设计可以包括用于设计集成电路布局的操作S110和S130，并且可以使用用于设计集成电路的工具来执行。用于设计集成电路的工具可以是包括由处理器执行的多个指令的程序。因此，设计集成电路的方法可以被称为用于设计集成电路的计算机实现方法。集成电路的制造过程可以包括操作S150和S170，并且当基于布局数据制造包括集成电路的半导体器件时，可以在半导体处理模块中执行。在操作S110中，可以执行物理感知合成操作。例如，处理器可以使用合成工具来执行操作S110。例如，合成工具可以包括可编程代码，所述可编程代码在由处理器执行时，可以执行物理感知合成操作。可编程代码可以存储在非易失性存储器设备中。如本文所使用的“合成”可以指产生网表的操作，由此将集成电路的输入数据转换成由逻辑门组成的硬件形式，并且所述操作可以被称为“逻辑合成”。输入数据可以是相对于集成电路行为的抽象形式，例如由寄存器传送级(RegisterTransferLevel，RTL)限定的数据。可以使用标准单元库从RTL代码产生网表，并且网表可以是门级网表。集成电路可以包括多个时钟路径和多个数据路径。在合成操作中，可以根据理想时钟信号产生时钟路径，并且可以使用全局路由来产生数据路径。在布置和路由(P&R)操作中，可以根据延迟的时钟信号产生时钟路径，并且可以使用细节路由来产生数据路径。在此方面，在合成操作中产生的时钟路径与P&R操作中产生的时钟路径之间可能存在非相关性，并且在合成操作中产生的数据路径与P&R操作中产生的数据路径之间可能存在非相关性。在操作S110中，可以使用从先前P&R操作的结果提取的特征值来执行物理感知合成操作，以便考虑到后段制程(BEOL)的效果。因此，可以减少在合成操作中产生的时钟路径与在P&R操作中产生的时钟路径之间的差异，并且可以减少在合成操作中产生的数据路径与在P&R操作中产生的数据路径之间的差异。在一些实施例中，所提取的特征值和RTL代码可以作为输入文件提供给合成工具，并且门级网表可以作为输出文件从合成工具输出。然而，本专利技术的概念本文档来自技高网...

【技术保护点】
1.一种设计包括逻辑模块的集成电路的计算机实现的方法，所述方法由处理器执行并且包括：针对限定所述集成电路的标准单元执行布置和路由P&R操作；从所述P&R操作的结果提取特征值；通过基于所提取的特征值确定分别对应于多组所述逻辑模块的多个代表性特征值来产生物理感知批注文件；以及基于所产生的物理感知批注文件执行物理感知合成操作以从所述集成电路的输入数据产生网表。

【技术特征摘要】
2017.02.10 KR 10-2017-00187641.一种设计包括逻辑模块的集成电路的计算机实现的方法，所述方法由处理器执行并且包括：针对限定所述集成电路的标准单元执行布置和路由P&R操作；从所述P&R操作的结果提取特征值；通过基于所提取的特征值确定分别对应于多组所述逻辑模块的多个代表性特征值来产生物理感知批注文件；以及基于所产生的物理感知批注文件执行物理感知合成操作以从所述集成电路的输入数据产生网表。2.根据权利要求1所述的计算机实现的方法，其中从所述P&R操作的结果提取所述特征值包括从所述P&R操作的结果提取关于多个时钟引脚中的时钟引脚的时钟延迟信息作为所述特征值。3.根据权利要求2所述的计算机实现的方法，其中所述时钟延迟信息包括关于所述多个时钟引脚中的时钟引脚的最大时钟延迟和最小时钟延迟。4.根据权利要求2所述的计算机实现的方法，其中所述物理感知批注文件的产生包括：将所述集成电路中包括的所述逻辑模块分组成多个组；以及将分别对应于所述多个组的时钟延迟平均值确定为分别对应于所述多个组的所述多个代表性特征值。5.根据权利要求4所述的计算机实现的方法，其中所述物理感知合成操作的执行包括：将对应于所有时钟延迟的平均值的参考时钟延迟施加到所述集成电路中包括的所述多个时钟引脚；以及将对应于所述多个组中的组的代表性特征值进一步施加到所述多个组中的每一个的逻辑模块中包括的时钟引脚。6.根据权利要求2所述的计算机实现的方法，其中针对限定所述集成电路的所述标准单元的所述P&R操作的执行是基于所述网表和所述时钟延迟信息的。7.根据权利要求6所述的计算机实现的方法，其中所述P&R操作的执行包括：基于所述网表和所述时钟延迟信息布置所述标准单元；在布置所述标准单元之后，移除所述时钟延迟信息；在移除所述时钟延迟信息之后，关于所述布置的结果执行时钟树合成操作；以及关于所述时钟树合成操作的结果执行路由操作。8.根据权利要求1所述的计算机实现的方法，其中在所述特征值的提取中，从所述P&R操作的结果提取关于多个信号网络中的每一个的寄生分量信息作为所述特征值，所述寄生分量信息包括关于寄生电阻和寄生电容中的至少一个的信息。9.根据权利要求8所述的计算机实现的方法，其中所述特征值的提取包括：从所述P&R操作的全局路由的结果估计第一寄生分量；从所述P&R操作的细节路由的结果提取第二寄生分量；以及通过将所述第一寄生分量与所述第二寄生分量进行比较来产生寄生缩放因子。10.根据权利要求9所述的计算机实现的方法，其中所述物理感知批注文件的产生包括：将所述多个信号网络分组成所述多个组；以及基于所产生的寄生缩放因子确定分别对应于所述多个组的代表性寄生缩放因子。11.根据权利要求10所述的计算机实现的方法，其中将所述多个信号网络分组成所述多个组是基于以下各项中的至少一项：扇出引脚的数量、网络的长度、网络与输入/输出I/...

【专利技术属性】
技术研发人员：金泰逸，金载勋，金亨沃，崔晶然，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR