一种Flash数据保护电路制造技术

本实用新型专利技术公开了一种Flash数据保护电路，其包括Flash、用于对Flash进行供电的系统电源、用于对Flash进行读/擦/写操作的CPU、对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU。本实用新型专利技术通过设置对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU，使得低压监测电路监测到系统电源的供电电压低于Flash的最低工作电压时，MCU使得CPU进行复位，进而让CPU无法对Flash进行操作，从而保护Flash的数据。

A Flash data protection circuit

The utility model discloses a Flash data protection circuit, which comprises a Flash, a system power supply for supplying Flash, a CPU for reading/erasing/writing Flash, a low voltage monitoring circuit for monitoring the supply voltage of the system power supply, and a MCU for controlling the reset of the CPU. The utility model sets a low-voltage monitoring circuit for monitoring the supply voltage of the system power supply and a MCU for controlling the reset of the CPU, so that when the low-voltage monitoring circuit detects that the supply voltage of the system power supply is lower than the minimum working voltage of Flash, the MCU makes the CPU reset, thereby making the CPU unable to operate Flash. Thus protecting Flash data.

【技术实现步骤摘要】
一种Flash数据保护电路
本技术涉及微电子
，特别是指一种Flash数据保护电路。
技术介绍
Flash的全称为FlashERPROMMemory，属于存储芯片的一种；在很多电路系统中，CPU一般通过数据总线、地址总线以及控制总线与Flash相连并对Flash进行读/擦/写操作。但是在现有技术中，由于Flash的工作电压范围一般都比CPU的工作电压范围要小得多，这导致在对CPU和Flash进行供电的系统电源的供电电压低于Flash的最低工作电压电压时，存在CPU仍然能正常工作的情况，而CPU与Flash对接的I/O口会被相应的拉低至目前的供电电压，此时Flash工作在不稳定状态，而CPU仍然会对Flash进行擦、写操作，此时的擦、写操作属于误操作，会导致Flash内部的数据被覆盖而引起Flash的数据异常，最终影响到电路系统的功能。
技术实现思路
本技术的目的在于提供一种Flash数据保护电路，其能在对Flash供电的系统电源的供电电压低于Flash的最低工作电压时，使得用于对Flash进行读/擦/写操作的CPU进行复位，进而让CPU无法对Flash进行操作，从而保护Flash的数据。为了达成上述目的，本技术的解决方案是：一种Flash数据保护电路，其包括Flash、用于对Flash进行供电的系统电源、用于对Flash进行读/擦/写操作的CPU、对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU；所述低压监测电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、NPN型三极管Q1、PNP型三极管Q2以及电容C1、电容C2；所述电阻R1的一端与Flash的电源引脚、电阻R3的一端以及PNP型三极管Q2的发射极相连，所述电阻R1的另一端与电阻R2的一端以及NPN型三极管Q1的基极相连，电阻R2的另一端接地；所述NPN型三极管Q1的集电极与电阻R3的另一端以及电阻R4的一端相连，NPN型三极管Q1的发射极接地；所述PNP型三极管Q2的基极与电阻R4的另一端相连，PNP型三极管Q2的集电极与电容C1的一端、电阻R5的一端以及MCU的电源引脚相连，电容C1的另一端接地；所述电容C2的一端与电阻R5的另一端以及MCU的复位引脚相连，电容C2的另一端接地；所述MCU的一个IO口与CPU的复位引脚相连；所述CPU通过数据总线、地址总线以及控制总线与Flash相连；所述系统电源的输出端与Flash的电源引脚相连。所述低压监测电路还包括电阻R6和电容C3，所述电阻R6的一端与PNP型三极管Q2的集电极相连，电阻R6的另一端接电；所述电容C3与电阻R5并联。采用上述方案后，本技术具有以下优点：1、本技术通过设置对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU，使得低压监测电路监测到系统电源的供电电压低于Flash的最低工作电压时，MCU使得CPU进行复位，进而让CPU无法对Flash进行操作，从而保护Flash的数据；2、本技术是通过使得MCU断电来使得CPU复位，可以保证CPU复位的可靠性；3、本技术的低压监测电路和MCU的电路结构简单，易于实现。附图说明图1为本技术的电路原理图。具体实施方式为了进一步解释本技术的技术方案，下面通过具体实施例来对本技术进行详细阐述。如图1所示，本技术揭示了一种Flash数据保护电路，其包括Flash、用于对Flash进行供电的系统电源、用于对Flash进行读/擦/写操作的CPU、对Flash的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU。具体的，所述低压监测电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、NPN型三极管Q1、PNP型三极管Q2以及电容C1、电容C2；所述电阻R1的一端与Flash的电源引脚Vcc、电阻R3的一端以及PNP型三极管Q2的发射极相连，所述电阻R1的另一端与电阻R2的一端以及NPN型三极管Q1的基极相连，电阻R2的另一端接地；所述NPN型三极管Q1的集电极与电阻R3的另一端以及电阻R4的一端相连，NPN型三极管Q1的发射极接地；所述PNP型三极管Q2的基极与电阻R4的另一端相连，PNP型三极管Q2的集电极与电容C1的一端、电阻R5的一端以及MCU的电源引脚VDD相连，电容C1的另一端接地；所述电容C2的一端与电阻R5的另一端以及MCU的复位引脚Rst相连，电容C2的另一端接地；所述MCU的一个IO口IO1与CPU的复位引脚RST相连；所述CPU通过数据总线、地址总线以及控制总线与Flash相连；所述系统电源的输出端与Flash的电源引脚Vcc相连。本技术在电路系统中实施时，CPU的电源引脚VCC也可以与系统电源的输出端相连，以下具体说明一下本技术的工作原理。当系统电源对Flash的供电电压正常时，系统电源的供电电压经电阻R1和电阻R2分压后的电压可以使得NPN型三极管Q1的基极电压高于NPN型三极管Q1的导通电压，以使得NPN型三极管Q1饱和导通，进而PNP型三极管Q2的基极的电压下降为零，PNP型三极管Q2也饱和导通，这样系统电源就能通过低压监测电路给MCU供电，并且低压监测电路给MCU的复位引脚Rst一个高电平信号，MCU的IO口IO1则给CPU的复位引脚RST一个高电平信号，此时CPU不进行复位，CPU可以对Flash进行读/擦/写操作；此处需要说明的是所述电阻R5和电容C2构成一个RC复位电路，当三极管Q2给MCU上电时，由于电容C2的作用，电容C2与电阻R5的公共端为维持一段时间的低电平状态，使得MCU的复位引脚RST得到一个低电平信号而使得MCU复位，实现一个上电复位的功能。进一步，所述低压监测电路还包括电阻R6和电容C3，所述电阻R6的一端与PNP型三极管Q2的集电极相连，电阻R6的另一端接电；所述电容C3与电阻R5并联；通过设置电容C3和电阻R6，在MCU掉电时，可以使得电容C2存储的电量进行快速释放，以保证MCU的上电复位功能的可靠性。当系统电源对Flash的供电电压低于Flash的最低工作电压时，系统电源的供电电压经电阻R1和电阻R2分压后的电压不足以让NPN型三极管Q1导通，这时NPN型三极管Q1的集电极的电压和PNP型三极管Q2的基极的电压都为系统电源的供电电压，PNP型三极管Q2也无法导通，此时MCU的电源引脚VDD的电压为零，MCU断电不工作，MCU的所有IO口的输出均为低电平，即MCU的IO口IO1给CPU的复位引脚RST一个低电平信号，此时CPU进行复位，CPU无法对Flash进行操作，从而避免Flash的数据被误覆盖，起到保护Flash数据的功能。此处需要说明的是，所述电阻R1和电阻R2的阻值比可以根据三极管Q1的导通电压以及Flash的最低工作电压来设置，这是本
的普通技术人员可以直接实施的。综上，本技术具有以下优点：1、本技术通过设置对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU，使得低压监测电路监测到系统电源的供电电压低于Flash的最低工作电压时，MCU使得CPU进行复位，进而让CPU无法对Flash进行操作，从而保护本文档来自技高网...

【技术保护点】
1.一种Flash数据保护电路，其特征在于：包括Flash、用于对Flash进行供电的系统电源、用于对Flash进行读/擦/写操作的CPU、对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU；所述低压监测电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、NPN型三极管Q1、PNP型三极管Q2以及电容C1、电容C2；所述电阻R1的一端与Flash的电源引脚、电阻R3的一端以及PNP型三极管Q2的发射极相连，所述电阻R1的另一端与电阻R2的一端以及NPN型三极管Q1的基极相连，电阻R2的另一端接地；所述NPN型三极管Q1的集电极与电阻R3的另一端以及电阻R4的一端相连，NPN型三极管Q1的发射极接地；所述PNP型三极管Q2的基极与电阻R4的另一端相连，PNP型三极管Q2的集电极与电容C1的一端、电阻R5的一端以及MCU的电源引脚相连，电容C1的另一端接地；所述电容C2的一端与电阻R5的另一端以及MCU的复位引脚相连，电容C2的另一端接地；所述MCU的一个IO口与CPU的复位引脚相连；所述CPU通过数据总线、地址总线以及控制总线与Flash相连；所述系统电源的输出端与Flash的电源引脚相连。...

【技术特征摘要】
1.一种Flash数据保护电路，其特征在于：包括Flash、用于对Flash进行供电的系统电源、用于对Flash进行读/擦/写操作的CPU、对系统电源的供电电压进行监测的低压监测电路以及用于控制CPU进行复位的MCU；所述低压监测电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、NPN型三极管Q1、PNP型三极管Q2以及电容C1、电容C2；所述电阻R1的一端与Flash的电源引脚、电阻R3的一端以及PNP型三极管Q2的发射极相连，所述电阻R1的另一端与电阻R2的一端以及NPN型三极管Q1的基极相连，电阻R2的另一端接地；所述NPN型三极管Q1的集电极与电阻R3的另一端以及电阻R4的一端相连，NPN型三极管...

【专利技术属性】
技术研发人员：周继伟，赖志豪，廖嘉祥，蒋俊，廖家威，
申请(专利权)人：厦门亿联网络技术股份有限公司，
类型：新型
国别省市：福建,35