在端子降低表面电场区域中具有端子沟槽的功率晶体管制造技术

技术编号:18671125 阅读:21 留言:0更新日期:2018-08-14 21:07
一种装置(100)包含形成于衬底(302)上的晶体管。所述晶体管包含n型漏极接触层(312)、n型漏极层(314)、氧化物层(332)、p型主体区域(324)、p型端子区域(322)、主体沟槽(110)及端子沟槽(122)。所述n型漏极接触层在所述衬底的底部表面(306)附近。所述n型漏极层定位于所述n型漏极接触层上。所述氧化物层外接晶体管区域(102)。所述p型主体区域定位于所述晶体管区域内。所述p型端子区域从所述氧化物层下方延伸到所述晶体管区域的边缘,借此与所述p型主体区域形成连续的结。所述主体沟槽在所述晶体管区域内且与所述p型主体区域交插,然而所述端子沟槽在所述晶体管区域外侧且与所述p型端子区域交插。

Power transistor with terminal groove in terminal area reducing surface electric field

A device (100) includes a transistor formed on the substrate (302). The transistor comprises n-type drain contact layer (312), n-type drain layer (314), oxide layer (332), p-type main region (324), p-type terminal region (322), main groove (110) and terminal groove (122). The N type drain contact layer is near the bottom surface (306) of the substrate. The N type drain layer is positioned on the N type drain contact layer. The oxide layer is externally connected with the transistor region (102). The P type body region is positioned in the transistor region. The p-type terminal region extends from below the oxide layer to the edge of the transistor region, thereby forming a continuous junction with the p-type main region. The main body groove is in the transistor region and interleaved with the p-type main body region, whereas the terminal groove is outside the transistor region and interleaved with the p-type terminal region.

【技术实现步骤摘要】
在端子降低表面电场区域中具有端子沟槽的功率晶体管

技术介绍
具有高电压能力的电路具有广泛工业应用,所述工业应用包含供在汽车中使用的功率管理系统。这些电路包含以高电压范围(例如,高于100V)操作的功率晶体管(例如,高电压晶体管)且还可包含以低得多的电压范围(例如,1v到5V)操作的低电压晶体管。为保护低电压晶体管免受高电压操作影响,功率晶体管可采用一或多个隔离方案。举例来说,一个隔离方案涉及在功率晶体管周围形成隔离结构。所述隔离结构可在环绕功率晶体管的晶体管区域的外围区域中包含一或多个端子沟槽。在高电压操作期间,外围区域与晶体管区域之间的结V可经历升高的电场强度,借此导致击穿电压的减少。且在某些情形中,经减少击穿电压可导致从晶体管区域的低电平电流泄漏。
技术实现思路
本专利技术描述与制造可处置高电压操作(例如,高于500V)的半导体装置有关的系统及技术。所述半导体装置可为独立离散组件或作为集成电路的一部分而并入。所述半导体装置采用隔离方案来保护低电压晶体管免受高电压操作影响。所揭示隔离方案允许高电压晶体管以高电压范围操作同时减少晶体管区域与环绕且隔离所述晶体管区域的端子区域之间的电压应力。有利地,所揭示隔离方案提供低成本且高性能解决方案以减轻所述半导体装置的结击穿及电流泄漏。附图说明图1展示根据本专利技术的方面的晶体管装置的局部俯视图。图2A展示根据本专利技术的方面的晶体管装置的隅角区域的局部俯视图。图2B展示根据本专利技术的另一方面的晶体管装置的隅角区域的局部俯视图。图3展示根据本专利技术的方面的晶体管装置的外围区域与晶体管区域之间的结的横截面视图。图4A到4C展示根据本专利技术的方面的用于制造晶体管装置的方法的流程图。图5A到5K展示根据本专利技术的方面的在制造工艺期间的晶体管装置的横截面视图。在各图式中,相似参考符号指示相似元件。在附图及下文描述中陈述本专利技术的一或多个实施方案的细节。各图未按比例绘制且其仅为了图解说明本专利技术而提供。陈述特定细节、关系及方法以提供对本专利技术的理解。可从所述描述及图式且从权利要求书明了其它特征及优点。具体实施方式图1展示根据本专利技术的方面的晶体管装置100的局部俯视图。晶体管装置100可为在单个半导体裸片上制作的独立离散装置。或者,晶体管装置100可并入到在单个集成电路裸片上制作的一或多个电路。晶体管装置100形成于衬底(例如,图3中的302)上,所述衬底具有界定晶体管区域102及外围区域104的顶部表面(例如,图3中的304)。一般来说,晶体管区域102为功率晶体管的有源组件所定位的地方,然而外围区域104用作晶体管区域102的端子区域且提供与晶体管区域102的绝缘。在一个实施方案中,举例来说,外围区域104侧向环绕晶体管区域102。晶体管装置100包含位于晶体管区域102内的一或多个晶体管主体沟槽(例如,第一沟槽)110。晶体管主体沟槽110可沿着顶部表面的纵向方向彼此平行而对准。晶体管装置100还包含位于外围区域104内的一或多个端子沟槽(例如,第二沟槽)120及130。一般来说,端子沟槽120及130侧向环绕晶体管区域102,且因此还侧向环绕晶体管主体沟槽110。更特定来说,纵向端子沟槽120在纵向方向上且因此平行于晶体管主体沟槽110而延伸。通过对比,横向端子沟槽130在横向方向上且因此垂直于晶体管主体沟槽110而延伸。图2A展示根据本专利技术的方面的晶体管装置100的隅角区域(例如,顶部左隅角区域)103的局部俯视图。在此配置中,端子沟槽120及130具有正交对准,此允许横向端子沟槽130沿着隅角区域103与纵向端子沟槽120交错。举例来说,横向端子沟槽132、134、136及138与纵向端子沟槽122、124、126及128在不接触彼此的情况下以之字形次序布置。由于端子沟槽120及130可填充有外延生长的材料,因此此正交交错图案可帮助减少与外延生长工艺相关联的堆垛层错。有利地,堆垛层错减少可帮助降低跨越晶体管区域102与外围区域104之间的隅角结(例如,隅角区域103)的电压平衡的灵敏度。通过增强对隅角结中的不平衡电荷共享的免疫力,正交交错图案还可改进晶体管装置100的击穿电压及电流泄漏。当端子沟槽(例如,120及130)具有充分大的纵横比(例如,大于10:1的宽度与深度比)时,还可显著降低堆垛层错的风险。如此,端子沟槽可以跑道图案布置,如图2B中所展示。在此跑道图案中,举例来说,横向端子沟槽132、134、136及138在隅角区域103周围连续地连接到纵向端子沟槽122、124、126及128。为增强可靠性及性能,晶体管装置100在外围区域104与晶体管区域102之间包含具有降低表面电场(RESURF)能力的一或多个超级结结构。参考图3,举例来说,晶体管装置100的外围区域104与晶体管区域102之间的横截面结包含此类RESURF能力。与以上描述一致,晶体管装置100包含具有顶部表面304及底部表面306的半导体衬底302。衬底302可为其上发展有多个外延层的单个块状衬底或晶片。晶体管装置100为垂直装置,因为其漏极到源极电流路径从衬底302的底部表面304延伸到顶部表面306。一般来说,晶体管装置100的漏极区域包含漏极接触层312、漏极漂移层314及任选地一或多个经轻掺杂漏极(LDD)区域316。在晶体管装置100为n沟道装置的情况下,漏极接触层312可为在底部表面306附近的n型层,且其可具有重n++掺杂(例如,1×1019cm-3或更大)。类似地,漏极漂移层314可为定位在漏极接触层312上的n型层。漏极漂移层314具有低于漏极接触层312的掺杂浓度(例如,从1×1015cm-3到2×1016cm-3)。在漏极接触层312形成于起始晶片上的情况下,漏极漂移层314可外延地生长于其上。或者,在漏极接触层312作为经掺杂区域形成于块状衬底上的情况下,漏极漂移层314也可作为经掺杂区域形成于漏极接触层312上面。LDD区域316中的每一者定位在漏极漂移层314的上部部分当中且在衬底302的顶部表面304附近。与漏极漂移层314一样,LDD区域316中的每一者也是经n掺杂的,但具有比漏极漂移层314重的掺杂浓度Ldd掺杂(例如,从1×1016cm-3到1×1017cm-3)。晶体管装置100包含与漏极漂移层314及任选地LDD区域316介接的一或多个主体区域324。在漏极区域为n型的情况下,主体区域324可为p型。主体区域324定位在晶体管区域102内且在漏极漂移层314的顶部部分附近。共同地,主体区域324可为邻接晶体管主体沟槽110的第一经p掺杂区域。如图3的实例性配置中所展示,晶体管主体沟槽112、114及116中的每一者与晶体管区域102内的主体区域324交插。晶体管装置100包含通过主体区域324与漏极区域(例如,312、314及316)分开的一或多个源极区域318。在一个实施方案中,举例来说,源极区域318中的每一者可定位在主体区域324中的对应一者内且在衬底的顶部表面304附近。与漏极区域一样,源极区域318也是经n掺杂的,且其可具有高于定位在主体区域324外侧的LDD区域316的掺杂浓度(例如,从1×1019cm-3到5×1019cm-3)。晶体管装置100包本文档来自技高网...

【技术保护点】
1.一种装置,其包括:半导体衬底,其具有界定晶体管区域及侧向环绕所述晶体管区域的外围区域的顶部表面;经n掺杂层,其在所述顶部表面下方;第一沟槽,其在所述晶体管区域内,所述第一沟槽从所述顶部表面延伸且部分地穿透所述经n掺杂层;第二沟槽,其在所述外围区域内,所述第二沟槽与所述第一沟槽共同延伸;第一经p掺杂区域,其邻近于所述顶部表面且邻接所述第一沟槽;及第二经p掺杂区域,其邻近于所述顶部表面且邻接所述第一沟槽及所述第二沟槽。

【技术特征摘要】
2017.02.08 US 15/427,4891.一种装置,其包括:半导体衬底,其具有界定晶体管区域及侧向环绕所述晶体管区域的外围区域的顶部表面;经n掺杂层,其在所述顶部表面下方;第一沟槽,其在所述晶体管区域内,所述第一沟槽从所述顶部表面延伸且部分地穿透所述经n掺杂层;第二沟槽,其在所述外围区域内,所述第二沟槽与所述第一沟槽共同延伸;第一经p掺杂区域,其邻近于所述顶部表面且邻接所述第一沟槽;及第二经p掺杂区域,其邻近于所述顶部表面且邻接所述第一沟槽及所述第二沟槽。2.根据权利要求1所述的装置,其中:所述第一经p掺杂区域具有从所述顶部表面延伸的第一深度;且所述第二经p掺杂区域具有从所述顶部表面延伸且大于所述第一深度的第二深度。3.根据权利要求1所述的装置,其中:所述第一经p掺杂区域具有第一掺杂浓度;且所述第二经p掺杂区域具有低于所述第一掺杂浓度的第二掺杂浓度。4.根据权利要求1所述的装置,其中所述第二经p掺杂区域夹置在所述第一经p掺杂区域与所述第二沟槽之间。5.根据权利要求1所述的装置,其中所述第二经p掺杂区域侧向环绕所述晶体管区域。6.根据权利要求1所述的装置,其中所述第二经p掺杂区域侧向环绕所述第二沟槽。7.根据权利要求1所述的装置,其进一步包括:经n掺杂区域,其定位在所述第一经p掺杂区域内且邻接所述第一沟槽。8.根据权利要求1所述的装置,其进一步包括:经n掺杂区域,其在所述第一经p掺杂区域及所述外围区域外侧,所述经n掺杂区域定位在所述顶部表面下面且在所述经n掺杂层上面。9.根据权利要求1所述的装置,其进一步包括:氧化物层,其在所述第二沟槽上面且划定所述外围区域的边界,其中所述第一经p掺杂区域在所述边界周围终止且所述第二经p掺杂区域延伸跨越所述边界。10.根据权利要求1所述的装置,其中所述第二沟槽包含:纵向沟槽,其平行于所述第一沟槽;及横向沟槽,其垂直于所述第一沟槽,所述横向沟槽与所述纵向沟槽分开,且所述横向沟槽沿着所述外围区域的隅角与所述纵向沟槽交错。11.一种晶体管,其包括:n型漏极接触层;n型漏极层,其在所述n型漏极接触层上;氧化物层,其在所述n型漏极层上面且外接晶体管区域;p型主体区域,其在所述晶体管区域内且在所述n型漏极层的顶部部分附近;p型端子区域,其从所述氧化物层下方延伸到所述...

【专利技术属性】
技术研发人员:河原秀明C·B·科措恩赛特拉曼·西达尔西蒙·约翰·莫洛伊铃木惠
申请(专利权)人:德州仪器公司
类型:发明
国别省市:美国,US

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1