形成半导体元件图案的方法技术

本发明专利技术涉及一种形成半导体元件图案的方法，其步骤包含在一介电层的第一开口中填满第一自组装材料、相分离该第一自组装材料以形成第一部位以及围绕在该第一部位周围的第二部位、移除该第一部位并进行第一蚀刻步骤，以在一掩模层中形成第一掩模图案、在该掩模层上形成一第二介电层并重复上述步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。

Method for forming semiconductor component pattern

The invention relates to a method for forming a pattern of semiconductor elements comprising filling a first self-assembled material in a first opening of a dielectric layer, phase separation of the first self-assembled material to form a first part and a second part surrounding the first part, removal of the first part and first etching step. A first mask pattern is formed in one mask layer, a second dielectric layer is formed on the mask layer, and the above steps are repeated to form a second mask pattern in the mask layer, wherein the second mask pattern and the first mask pattern are arranged in a common mask pattern.

【技术实现步骤摘要】
形成半导体元件图案的方法
本专利技术涉及一种形成半导体元件图案的方法有关，特别是涉及一种使用自组装(self-assembling)制作工艺来形成半导体元件图案的方法。
技术介绍
近年来，由于电子元件的尺寸微缩以及半导体元件的集成度不断增加，业界对于使用光刻工艺来形成纳米尺寸的图案的需求越来越高。然而现有的光刻工艺在制作纳米尺寸的微细图形时，特别是小于20纳米的纳米尺寸微细图形，会因为其波长分辨率极限的关系而遇到瓶颈。故此，业界正在开发多种以新原理为基础的纳米尺寸微细图形的制作方法，其中的一种即是采用自组装(self-assembling)纳米结构。自组装材料是一种聚合物，其可进行自组装作用而形成纳米结构。自组装材料的分子结构在化学上含有不同的聚合体，其经由共价键彼此连接。这些聚合体可以自组装形成多种重复的纳米结构，如球体、圆柱体或片板等，以周期5至50纳米的方式整齐排列。这类纳米结构的尺寸与性质可以通过改变其单体种类、各种单体的比例、以及聚合物中的分子比重等方式来加以控制。此外，这些聚合体还可以形成长距序化的纳米结构。由于这类聚合体的纳米结构可作为易于移除的样板，这样的特性让它在信息科技、生物科技、以及环境科技领域中制作多种次世代元件的微细图案的应用上具有相当的吸引力。
技术实现思路
本专利技术即是提出了一种非传统光刻方式、以自组装材料为基础来形成半导体元件图案的方法，其优点与创造性在于可在单位布局面积下制作出排列密度大、均匀一致、且直径小于目前光刻分辨率的元件结构，如存储单元等，其不需使用先进昂贵的光刻机台或增加额外复杂繁琐的制作工艺步骤。本专利技术的其中一目的在于提供一种创新的半导体元件图案的形成方法，其步骤包含在一介电层的第一开口中填满第一自组装材料、相分离该第一自组装材料以形成第一部位以及围绕在该第一部位周围的第二部位、移除该第一部位并进行第一蚀刻步骤，以在一掩模层中形成第一掩模图案、在该掩模层上形成一第二介电层并重复上述步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。本专利技术的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。附图说明图1至图9为本专利技术半导体元件图案形成方法的截面示意图，其描绘出了方法中的各个步骤流程；图10～图12为本专利技术半导体元件图案形成方法在不同阶段时掩模层中的掩模图案的顶示意图；图13为使用根据本专利技术概念所形成的图案所制作出的一半导体存储装置的顶示意图；以及图14为分别以图13中的截线I-I’与截线II-II’所做出的半导体存储装置的截面示意图；主要元件符号说明10基底20目标层30掩模层30a第一掩模图案30b第二掩模图案30c共同掩模图案40,42介电层40a,42a开口50,52刷层60,62自组装材料60a,62a第一部位60b,62b第二部位60c开口ACT主动区域BC位线接触插塞BL位线CP接触垫DC接触插塞WL字符线100基底103源/漏极区域111第一层间介电层112第二层间介电层113第三层间介电层120模层120a孔洞121蚀刻停止层123下模层125支撑层127上模层140掩模层141第一开口143第二开口191底电极具体实施方式在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者须了解到本专利技术中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。阅者将能了解到，尽管文中使用了“第一”、“第二”等词来描述本专利技术的多种部件，这类部件并不会被这类用词所限定。故此，在本专利技术概念的范畴内，第一部件、第一组件、或第一部位等词也可能被称为第二部件、第二组件、或第二部位等词。此外，须了解到当说明书中说明某元件位于另一元件、层结构或是基底「之上」或是与其连接时，它有可能是直接该另一元件上或是与之连接，或者是两者间有中介的元件存在。本领域的技术人士也应了解到，当文中描述某结构或图形特征被设置成邻近另一图形特征时，其可能会有部位盖住该邻近特征或是位于其下方。为了图例清楚之故，附图中可能有部分元件的厚度会加以夸大。图1至图9为本专利技术半导体元件图案形成方法的截面示意图，其描绘出了方法中的各个步骤流程。图10～图12则为本专利技术的掩模图形在不同阶段步骤时的顶视示意图。下文中将参照该些附图来说明根据本专利技术实施例的半导体元件图案的形成方法。首先请参照图1，依序在一基底10上形成目标层20、掩模层30、以及介电层40等层结构，其中目标层20的材料可从包含半导体材料、绝缘材料、或是两者组合的群组中选出。例如，目标层20可为半导体晶片上的半导体层或外延层，或是掺杂多晶硅、金属、金属硅化物、金属氮化物、或是其组合，或是含有氧化硅、氮化硅、氮氧化硅、或是低介电常数材料等。在其他实施例中，目标层20也可使用单晶硅、非晶硅、掺杂硅、硅锗或碳基材料来形成。掩模层30可以使用相较于目标层20而言具有蚀刻选择性的材料来形成，如一旋涂硬掩模层或一非晶碳层。旋涂硬掩模层可包含碳基的旋涂硬掩模层或是硅基的旋涂硬掩模层，其厚度可随目标层20的厚度与材质而变。介电层40则可以氧化硅或氮化硅等材料形成。接着请参照图2，进行一光刻制作工艺移除部分的介电层40，以形成多个开口40a。该光刻制作工艺可包含先在介电层40上形成具有预定开口图形的光致抗蚀剂，之后以该光致抗蚀剂为蚀刻掩模进行蚀刻来移除从开口中裸露的介电层40，之后再将光致抗蚀剂移除。在本专利技术实施例中，开口40a的尺寸与间距可能接近现有ArF光刻机台的分辨率极限，如小于55纳米。如欲再形成更小的开口，对现有光刻机台会是一大挑战，其可能造成所界定出来的开口不准确、开口图形桥接等问题。开口40a的排列方式可以参照图10，其可排列成整齐的行列形式，开口40a的行列之间可留有较大的空间，以在后续制作工艺中供其他的开口行列形成，但不限于此。后述实施例中对于掩模开口图形会有更详尽的说明。接着请参照图3，在各开口40a中从介电层40裸露出的掩模层30上形成一刷层(brushlayer)50，并在刷层50上形成自组装材料60填满开口40a。在本专利技术实施例中，自组装材料60可包含以共价形式键结、混合的第一共聚体与第二共聚体。该第一共聚体与第二共聚体具有不同的单体，故两者具有不同的性质。例如，第一共聚体可为亲水性而第二共聚体可为疏水性。第一共聚体与第二共聚体的材料组合可包含如下：PS-b-PMMA(聚苯乙烯-聚甲基丙烯酸甲酯共聚物)、PS-b-PMA(聚甲基丙烯酸酯共聚物)、PS-b-PEMA(聚苯乙烯-聚乙基丙烯酸甲酯共聚物)、PS-b-PtBA(聚苯乙烯-聚甲基丙烯酸叔丁酯共聚物)、聚苯乙烯-聚甲基丙烯酸共聚物、聚苯乙烯-聚甲基丙烯酸正丁酯共聚物、聚苯乙烯-聚丙烯酸乙酯共聚物、聚苯乙烯-聚丙烯酸共聚物、PS-b-PBD(聚苯乙烯-聚丁二烯共聚物)、PS-b-PI(聚苯乙烯-聚异戊二烯共聚物)、PS-b-PEP(聚苯乙烯-聚乙烯丙烯共聚物)本文档来自技高网...

【技术保护点】
1.一种形成半导体元件图案的方法，包含：提供一基底，其上具有目标层、掩模层、以及第一介电层，其中该第一介电层具有多个第一开口；在该些第一开口中填满第一自组装材料；相分离该第一自组装材料，以形成第一部位以及围绕在该第一部位周围的第二部位；移除该第一部位以形成多个第二开口；以该第一介电层以及该第二部位为蚀刻掩模进行第一蚀刻步骤，以在该掩模层中形成第一掩模图案；移除该掩模层上残余的该第一介电层以及该第二部位；在该掩模层上形成一第二介电层，其中该第二介电层具有多个第三开口；在该些第三开口中填满第二自组装材料；相分离该第二自组装材料，以形成第三部位以及围绕在该第三部位周围的第四部位；移除该第三部位以形成多个第四开口；以及以该第二介电层以及该第四部位为蚀刻掩模进行第二蚀刻步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。

【技术特征摘要】
1.一种形成半导体元件图案的方法，包含：提供一基底，其上具有目标层、掩模层、以及第一介电层，其中该第一介电层具有多个第一开口；在该些第一开口中填满第一自组装材料；相分离该第一自组装材料，以形成第一部位以及围绕在该第一部位周围的第二部位；移除该第一部位以形成多个第二开口；以该第一介电层以及该第二部位为蚀刻掩模进行第一蚀刻步骤，以在该掩模层中形成第一掩模图案；移除该掩模层上残余的该第一介电层以及该第二部位；在该掩模层上形成一第二介电层，其中该第二介电层具有多个第三开口；在该些第三开口中填满第二自组装材料；相分离该第二自组装材料，以形成第三部位以及围绕在该第三部位周围的第四部位；移除该第三部位以形成多个第四开口；以及以该第二介电层以及该第四部位为蚀刻掩模进行第二蚀刻步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。2.如权利要求1所述的形成半导体元件图案的方法，还包含以具有该共同掩模图案的该掩模层为蚀刻掩模进行第三蚀刻步骤在该目标层中形成图案。3.如权利要求1所述的形成半导体元件图案的方法，还包含在该些第一开口中填满第一自组装材料前在该些第一开口中形成第一刷层，以及在该些第三开口中填满第二自组装材料前在该些第三开口中形成第二刷层。4.如权利要求3所述的形成半导体元件图案的方法，其中该第一刷层与该第二刷层的材料为以下材料：PETCS(苯乙基三氯硅烷)、PTCS(苯基三氯硅烷)、BZTCS(苄基三氯硅烷)、TTCS对甲苯三氯硅烷,PYRTMS(吡啶基-乙基三甲氧基硅烷)、BPTMS(苯基三甲氧基硅烷)、OTS(十八烷基三氯硅烷)、NAPTMS(萘基三甲氧基硅烷)、或是MNATMS(甲基蒽三甲氧基硅烷)。5.如权利要求1所述的形成半导体元件图案的方法，其中该第一自组装材料与该第二自组装材料包含混合的第一共聚体与第二共聚体。6.如权利要求5所述的形成半导体元件图案的方法，其中该第一共聚体与该第二共聚体...

【专利技术属性】
技术研发人员：陈凯评，游奎轩，叶秋显，冯立伟，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71