非易失性存储装置制造方法及图纸

提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。

Nonvolatile storage device

A non-volatile storage device is provided. The non-volatile storage device comprises a memory cell array having multiple faces, a plurality of page buffers arranged to correspond to each face of the plurality of faces, and a control logic circuit configured to transmit a bitline setting signal to each page buffer in the plurality of page buffers. Each of the plurality of page buffers includes a pre-charging circuit configured to pre-charge the sensing node and bit line in response to the bit-line setting signal and a cut-off circuit configured to perform bit-line cut-off operation in response to the bit-line cut-off signal. The control logic circuit is configured to control the conversion time when the level of the bit-line setting signal changes according to the gradient of the bit-line cut-off signal, wherein the bit-line cut-off signal changes from the first level to the second level.

【技术实现步骤摘要】
非易失性存储装置本申请要求于2017年2月6日提交到韩国知识产权局的第10-2017-0016409号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
本专利技术构思在此涉及一种非易失性存储装置，更具体地，涉及一种包括页缓冲器以及控制逻辑电路的非易失性存储装置以及该非易失性存储装置的编程方法，其中，页缓冲器读取存储在存储单元中的数据，控制逻辑电路向页缓冲器传输控制信号。
技术介绍
半导体存储装置可以使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等半导体材料来实现。半导体存储装置可以被分为易失性存储装置或非易失性存储装置。在非易失性存储装置中，即使电源中断，存储的数据也不丢失。非易失性存储装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存装置可以被分为NOR型或NAND型。使用非易失性存储器实现的装置的示例包括MP3播放器、数码相机、移动电话、摄像机、闪存卡和固态盘(SSD)。随着利用非易失性存储器存储装置实现的装置的数量增加，并且随着技术进步，非易失性存储器的容量迅速增加。
技术实现思路
本专利技术构思的实施例提供了一种能够在减少感测存储单元中存储的数据所用时间的同时来有效地感测导通单元和截止单元的非易失性存储装置。本专利技术构思的实施例提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，包括多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号为从第一电平改变为第二电平。本专利技术构思的实施例还提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，连接到多个面中的每个面；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个页缓冲器包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为基于将位线截止信号的电平与参考电压的电平的比较结果，来改变位线设定信号的电平。本专利技术构思的实施例还提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为分别对应于所述多个面。多个页缓冲器中的每个页缓冲器被配置为响应于位线设定信号对在所述多个面中的对应的面中的感测节点和位线进行预充电，并且被配置为响应于位线截止信号执行截止操作。非易失性存储装置还包括控制逻辑电路，控制逻辑电路被配置为生成具有在根据位线截止信号的梯度控制的转换时间处改变的电平的位线设定信号。附图说明通过下面结合附图详细的描述，将更清楚地理解本专利技术构思的示例实施例，在附图中：图1示出根据本专利技术构思的示例实施例的非易失性存储装置的框图；图2示出根据本专利技术构思的示例实施例的存储块的电路图；图3示出根据本专利技术构思的示例实施例的存储单元阵列中包括的存储块BLK0的另一示例的电路图；图4示出图3的存储块BLK0的透视图；图5示出根据本专利技术构思的示例实施例的非易失性存储装置的框图；图6示出根据本专利技术构思的示例实施例的非易失性存储装置的一部分的电路图；图7示出根据本专利技术构思的示例实施例的处于读取操作中的预充电操作和发展操作的时序图；图8A示出根据本专利技术构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；图8B示出了根据位线设定信号BLSETUP的电平改变时的时间点，存储单元的阈值电压分布的图；图9示出根据本专利技术构思的示例实施例的非易失性存储装置的框图；图10示出根据本专利技术构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；图11示出根据本专利技术构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表；图12示出根据本专利技术构思的示例实施例的非易失性存储装置的框图；图13示出根据本专利技术构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；图14示出根据本专利技术构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表；图15示出根据本专利技术构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；图16示出了根据本专利技术构思的示例实施例的包括四位线(QBL)结构的页缓冲器的存储装置的图；图17示出了根据本专利技术构思的示例实施例的包括屏蔽位线(SBL)结构的页缓冲器的存储装置的图；图18示出了根据本专利技术构思的示例实施例的包括全位线(ABL)结构的页缓冲器的存储装置的图；以及图19示出了根据本专利技术构思的示例实施例的包括非易失性存储装置的计算系统装置的框图。具体实施方式在下文中，将参照附图详细地描述本公开。如在本专利技术构思的领域中是惯例的，可以按照执行一种描述的功能或多种功能的块来描述并示出实施例。可在此被称为单元或模块等的这些块通过模拟电路和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)来物理地实现，并且可以通过固件和/或软件来选择性地驱动。电路可以，例如，实现在一个或更多个半导体芯片中，或者实现在诸如印刷电路板等的基底支撑件上。构成块的电路可以通过专用硬件来实现，或者通过处理器(例如，一个或更多个编程的微处理器和相关的电路)来实现，或者通过将执行块的一些功能的专用硬件与执行块的其它功能的处理器组合来实现。在不脱离本专利技术构思的范围的情况下，实施例的每个块可以物理地分离成两个或多个交互且分散的块。同样地，在不脱离本专利技术构思的范围的情况下，实施例的块可以物理地组成更多个复杂的块。图1示出根据本专利技术构思的示例实施例的非易失性存储装置1的框图。参照图1，非易失性存储装置1包括存储单元阵列100、页缓冲器200、控制逻辑电路(或称为控制逻辑)300、行解码器400和位线截止信号生成器500。尽管非易失性存储装置1被示出为闪存装置，但是将理解的是，本专利技术构思不限于闪存装置，本专利技术构思可以应用于任意类型的非易失性存储装置(例如，只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)等)。存储单元阵列100可以经由字线WL(例如，WL0、WL1、……WLn-2、WLn-1)、至少一条串选择线SSL和至少一条地选择线GSL来连接到行解码器400。存储单元阵列100可以经由位线BL0至BLm-1(例如，BL0、BL1、BL2、……BLm-1)连接到页缓冲器200。在一些示例实施本文档来自技高网...

【技术保护点】
1.一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，包括多个面；多个页缓冲器，布置为与所述多个面中的每个面对应；以及控制逻辑电路，被配置为向所述多个页缓冲器中的每个页缓冲器传输位线设定信号，其中，所述多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路，控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。

【技术特征摘要】
2017.02.06 KR 10-2017-00164091.一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，包括多个面；多个页缓冲器，布置为与所述多个面中的每个面对应；以及控制逻辑电路，被配置为向所述多个页缓冲器中的每个页缓冲器传输位线设定信号，其中，所述多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路，控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。2.根据权利要求1所述的非易失性存储装置，其中，所述多个页缓冲器中的每个包括第一页缓冲器和第二页缓冲器，其中，所述多个面中包括的多条位线被配置为形成第一位线组和第二位线组，其中，第一页缓冲器连接到第一位线组的单条位线和第二位线组的单条位线，第二页缓冲器连接到第一位线组的另一条位线和第二位线组的另一条位线。3.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为根据传输距离来延迟位线设定信号的转换时间，并且随着传输距离的增大来增加延迟，其中，位线截止信号通过传输距离传输到所述多个页缓冲器之中的页缓冲器。4.根据权利要求3所述的非易失性存储装置，其中，控制逻辑电路被配置为存储与所述多个面中的每个面的基于传输距离的设定转换时间对应的信息，并且基于信息向所述多个页缓冲器传输位线设定信号。5.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为对所述多个面中的至少一些面同时执行读取操作。6.根据权利要求5所述的非易失性存储装置，其中，随着所述多个面中的所述至少一些面的数量增加，控制逻辑电路被配置为延迟转换时间。7.根据权利要求6所述的非易失性存储装置，其中，控制逻辑电路被配置为存储与针对可用于读取操作的所述至少一些面的各种数量的设定转换时间对应的信息，并且基于所述信息将位线设定信号传输到与所述多个面中的所述至少一些面连接的页缓冲器。8.根据权利要求1所述的非易失性存储装置，其中，转换时间是位线截止信号的电平达到第二电平的时间点。9.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为基于位线截止信号的第一电平和第二电平之间的差值来调整转换时间。10.根据权利要求1所述的非易失性存储装置，其中，截止电路包括晶体管，晶体管根据截止信号而导通或截止。11.一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，...

【专利技术属性】
技术研发人员：朴俊泓，宋基焕，任琫淳，全秀昶，金真怜，俞昌渊，沈烔教，金成镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR